[发明专利]互补式金属氧化物半导体元件及其形成方法

说明书

技术领域

本发明涉及一种半导体元件及其形成方法，尤其涉及一种互补式金属氧化物半导体元件及其形成方法。

背景技术

在集成电路元件的发展过程中，藉由缩小元件的尺寸可达到高速操作和低耗电量的目的。然而，由于目前缩小元件尺寸的技术遭受到工艺技术瓶颈、成本昂贵等因素的限制，所以需发展其他不同于缩小元件的技术，以改善元件的驱动电流。因此，有人提出在晶体管的沟道区利用应力(stress)控制的方式，来克服元件缩小化的极限。此方法为藉由使用应力改变硅(Si)晶格的间距，以增加电子和空穴的迁移率(mobility)，进而提高元件的效能。

现有一种利用应力控制方式增加元件效能的方法为，以作为接触窗蚀刻终止层(contact etch stop layer，CESL)的氮化硅层来产生应力，提高元件的驱动电流(drive current)，以达到增加元件效能的目的。然而，当氮化硅层的拉伸应力(tensile stress)增加时，n沟道区的驱动电流会增加，但却会造成p沟道区的驱动电流降低。相反地，当氮化硅层的压缩应力(compressive stress)增加时，p沟道区的驱动电流会增加，但却会造成n沟道区的驱动电流降低。换句话说，利用氮化硅层来产生应力以提高晶体管效能的方法，只能用于提升N型金属氧化物半导体晶体管(NMOS transistor)的效能或P型金属氧化物半导体晶体管(PMOS transistor)的效能，且无法同时提高NMOS晶体管与PMOS晶体管的效能。

在美国专利第6,573,172 B1号中，提出一种能够提高NMOS晶体管与PMOS晶体管效能的方法。首先，在一衬底上形成NMOS晶体管与PMOS晶体管，且二晶体管之间形成有浅沟渠隔离结构(STI)，以电性隔离NMOS晶体管与PMOS晶体管。然后，沉积一层第一氮化硅层，以覆盖住整个衬底。接着，于第一氮化硅层上形成图案化光致抗蚀剂层，以暴露出NMOS晶体管上的第一氮化硅层。之后，再以此图案化光致抗蚀剂层为掩模，进行一蚀刻工艺，以移除所暴露出来的第一氮化硅层，保留PMOS晶体管上的第一氮化硅层。然后，移除此图案化光致抗蚀剂层，然后于衬底上方形成一层氧化层，覆盖第一氮化硅层与NMOS晶体管。之后，再以相同的方式，沉积一层第二氮化硅层，覆盖住整个衬底。然后，移除PMOS晶体管上方的第二氮化硅层，保留NMOS晶体管上方的第二氮化硅层。如此一来，便可在NMOS晶体管与PMOS晶体管上分别形成具有拉伸应力与压缩应力的氮化硅层，如此可达到同时提高NMOS晶体管与PMOS晶体管的效能的目的。

然而，上述方法虽然可同时提高NMOS晶体管与PMOS晶体管的效能。但是，其中仍然存在有一些问题。举例来说，在移除未被光致抗蚀剂层所覆盖的氮化硅层之后，通常是利用氧等离子体对光致抗蚀剂层进行轰击，以进行光致抗蚀剂层的移除步骤，但是如此一来容易使得暴露出来的膜层与构件，例如间隙壁、金属硅化物层以及无晶体管区域的浅沟渠隔离结构的二氧化硅层与硅化镍层，产生损伤(damage)，而影响元件的效能及其可靠度。

发明内容

有鉴于此，本发明的目的是提供一种互补式金属氧化物半导体元件的形成方法，能够避免现有去除光致抗蚀剂层时，造成损伤的问题，且同时可提高NMOS晶体管与PMOS晶体管的效能。

本发明的另一目的是提供一种互补式金属氧化物半导体元件，能够避免现有去除光致抗蚀剂层时，造成损伤的问题，且同时可提高NMOS晶体管与PMOS晶体管的效能。