[发明专利]金属氧化物半导体晶体管的制作方法

说明书

技术领域

本发明涉及一种金属氧化物半导体晶体管和互补式金属氧化物半导体晶体管的制作方法，特别是涉及一种先制作源极/漏极延伸区，再制作外延层的金属氧化物半导体晶体管和互补式金属氧化物半导体晶体管的制作方法。

背景技术

随着半导体元件尺寸越来越小，晶体管工艺步骤也有许多的改进，以期制造出小体积、高质量的晶体管。

现有技术的晶体管工艺是在硅基底上形成栅极结构之后，再利用可降低热预算(thermal budget)的离子注入法，以在栅极结构相对两侧的硅基底中形成源极延伸(source extension)区与漏极延伸(drain extension)区，或者称为轻掺杂(lightly doped drain，LDD)源极/漏极。接着，在栅极结构侧边形成间隙壁(spacer)，并利用此栅极结构及间隙壁作为掩模，进行离子注入步骤，以在硅基底中形成源极/漏极区。而为了要在电路中将晶体管的栅极、源极与漏极适当电连接，因此需要形成接触插塞(contact plug)来进行导通。且为了改善金属材料的接触插塞与半导体材料的栅极结构、源极/漏极区之间的欧姆接触(Ohmic contact)，通常会再利用自动对准金属硅化物(self-aligned silicide，salicide)工艺，在栅极结构、源极/漏极区的表面形成金属硅化物。

然而，在进行自动对准金属硅化物工艺中，金属层中的金属会扩散进硅基底中并消耗掉源极/漏极区中的硅，不但原本源极/漏极区中的晶格结构会遭到破坏，甚至导致漏极/源极和基底之间的PN接合与金属硅化物过近，而产生漏电。尤其在超浅结(ultra shallow junction，USL)的设计中，更可能会造成元件失效的状况。

目前，优选的解决方法是利用选择性外延成长(selective epitaxial growth，SEG)工艺，架高晶体管的漏极/源极，以避免金属硅化物与硅基底直接接触，同时维持源极/漏极延伸区。但是，选择性外延工艺的温度，高达摄氏690度至790度，所以会破坏已形成的源极/漏极延伸区。因此如何研发出一种能制作源极/漏极延伸区又同时能制作外延层的方法，为重要该领域重要课题。

发明内容

本发明提供一种制作金属氧化物半导体晶体管的方法，以解决上述问题。

本发明提供一种制作金属氧化物半导体晶体管的方法，包括：提供一基底；且在基底上形成一栅极结构；又在栅极结构周围形成一偏间隙壁；在偏间隙壁周围形成一牺牲间隙壁。再者，在栅极结构的两侧形成多个外延层，且外延层位于牺牲间隙壁的外侧，之后去除牺牲间隙壁，并在偏间隙壁外侧的基底中以及外延层中形成多个漏极/源极延伸区。

本发明提供一种制作互补式金属氧化物半导体晶体管的方法，包括：提供一基底；并在基底上形成第一栅极结构、第二栅极结构；且在第一、第二栅极结构周围形成第一、第二偏间隙壁；再在第二偏间隙壁周围形成一牺牲间隙壁。接着，在第二栅极结构的两侧形成多个外延层，这些外延层位于该牺牲间隙壁的外侧，然后，去除牺牲间隙壁，在第一栅极结构的两侧的基底中形成多个第一漏极/源极延伸区，以及在第二栅极结构的第二偏间隙壁外侧的基底中形成多个第二漏极/源极延伸区。

本发明提供一种制作互补式金属氧化物半导体晶体管的方法，包括：提供一基底；在基底上形成第一、第二栅极结构；在第一、第二栅极结构周围形成第一、第二偏间隙壁。接着，在第一、第二偏间隙壁周围形成第一、第二牺牲间隙壁，在第一、第二栅极结构的两侧形成多个外延层，这些外延层分别位于第一、第二牺牲间隙壁的外侧。然后，去除第一、第二牺牲间隙壁，以及在第一、第二栅极结构的两侧的基底中形成多个第一、第二漏极/源极延伸区。

由于本发明的源极/漏极延伸区在选择性外延工艺之后制作，所以选择性外延工艺的高温不会破坏源极/漏极延伸区，使得本发明所制作的晶体管具有超浅结又具有外延层，金属硅化物与基底不会直接接触，同时又维持源极/漏极延伸区。

附图说明

图1至图4为本发明第一优选实施例的制作方法示意图。

图5至图8为本发明第二优选实施例的制作方法示意图。

图9至图12为本发明第三优选实施例的制作方法示意图。

简单符号说明

100、500、900             半导体芯片

102、502、902             基底

104、504、506、904、906   栅极结构

106、508、514、908、914   栅极氧化层