[发明专利]一种实现串行信号处理的协处理器及方法

权利要求书

1.一种用于实现串行信号处理的协处理器，与控制单元连接，包括第一存储单元，第二存储单元以及N个串行连接的处理单元，其中：N≥2；所述的处理单元对输入的数据进行处理，将处理结果输出，并触发下一处理单元工作，其特征在于，该协处理器还包括：存储单元写入选择单元、输出选择单元、以及与N个处理单元一一对应连接的N个存储单元输出选择单元，其中：

存储单元写入选择单元，其与N个处理单元的输出端、控制单元的写输出端、第一存储单元和第二存储单元均连接，用于在接收到的N个处理单元的输出数据及控制单元的写输出数据中选择一组数据输出至被选定的存储单元中；

输出选择单元，其与第一存储单元、第二存储单元、以及控制单元均连接，用于从第一存储单元和第二存储单元中选择一个存储单元，该选定存储单元中的数据被外接控制单元直接读取；

存储单元输出选择单元，其与处理单元、第一存储单元和第二存储单元均连接，用于从第一存储单元和第二存储单元中选择一个存储单元，该选定存储单元中的数据作为对应的处理单元工作时的输入数据。

2.如权利要求1所述的协处理器，其特征在于，所述的第一存储单元为一块或者一块以上物理RAM构成；所述的第二存储单元为一块或者一块以上物理RAM构成。

3.如权利要求1所述的协处理器，其特征在于，所述的存储单元写入选择单元进一步地包括：第一输入选通器和第二输入选通器，所述的第一输入选通器的输入端与N个处理单元的输出端、控制单元的写输出端均连接，其输出端与第一存储单元连接，其选通控制信号由控制单元设定；所述的第二输入选通器的输入端与N个处理单元的输出端、控制单元的写输出端均连接，其输出端与第二存储单元连接，其选通控制信号由控制单元设定。

4.如权利要求1所述的协处理器，其特征在于，所述的输出选择单元为输出选通器，所述的输出选通器的选通控制信号由控制单元设定。

5.如权利要求1所述的协处理器，其特征在于，所述的存储单元输出选择单元为多路选通器，所述的多路选通器的选通控制信号由控制单元设定。

6.如权利要求1所述的协处理器，其特征在于，该协处理器还包括与N个处理单元一一对应连接的N个逻辑触发单元，所述的逻辑触发单元用于触发对应的处理单元启动工作。

7.如权利要求6所述的协处理器，其特征在于，所述的逻辑触发单元进一步地包括相互串联的一“与”门和一“或”门，所述的“与”门输入端为接收触发信号的触发端以及接收对应的处理单元起始使能信号的起始使能信号端，所述的“与”门输出端与“或”门一输入端连接，所述的“或”门另一输入端为接收对应的处理单元启动信号的启动端，所述的“或”门输出端与对应的处理单元连接。

8.一种进行串行信号处理的方法，用于具有N个串行连接处理单元的协处理器，其中：N≥2，其特征在于，该方法包括下述步骤：

(a)控制单元将协处理器输入数据写入选定的存储单元中暂存，该存储单元作为第一处理单元的输入数据存储单元；

(b)第n处理单元收到有效的启动触发信号后从选定的输入数据存储单元中读取数据，处理该数据，然后将结果输出到另一存储单元中暂存，停止工作同时触发下一处理单元工作，暂存该结果的存储单元作为下一处理单元的输入数据存储单元，其中n<N；

(c)第N处理单元收到有效的启动触发信号后从选定的输入数据存储单元中读取数据，处理该数据，然后将结果输出到另一存储单元中暂存，停止工作并发出第N结束信号，控制单元接收到第N结束信号后从存储第N处理单元输出数据的存储单元中读取数据。

9.如权利要求8所述的方法，其特征在于，所述的启动触发信号是有效的是根据该信号的逻辑状态来确定的，所述的启动触发信号为单脉冲信号，且只有一个逻辑状态对应于对应的处理单元是有效的。

10.如权利要求9所述的方法，其特征在于，所述的启动触发信号的逻辑状态是通过下述方法确定的：第一处理单元的启动触发信号为控制单元输出的激励信号，其逻辑状态由控制单元设定；其余处理单元的启动触发信号为前一处理单元的结束信号，其逻辑状态与前一处理单元的结束信号的逻辑状态相同。