[发明专利]一种实现串行信号处理的协处理器及方法

说明书

技术领域

本发明涉及一种协处理器，特别地涉及一种实现串行信号处理的协处理器及方法。

背景技术

在信号处理过程中，经常使用信号处理器(Digital Signal Processing，DSP)或者现场可编程门阵列(Field Programmable Gate Array，FPGA)、特定用途集成电路(Application Specific Integrated Circuit:ASIC)等硬件实现方式。DSP具有灵活的可编程能力，适用于复杂控制及运算的实现，但是由于内部程序执行的串行性，使得DSP的处理能力不能满足大规模并行信号处理的要求；而对于FPGA或者ASIC等硬件却适合实现高度并行性、高速实时的信号处理，与DSP能够形成互补，因而在现有技术中常常由DSP和硬件协调器共同配合实现复杂的信号处理系统。

串行信号处理是信号处理过程中较为常见的一种处理方式，通常采用协处理器来实现。在现有技术中，用于串行信号处理的协处理器结构多如图1所示，(为了简单表示，图1中以两个串行处理单元为例)，其中：RAM1、RAM2、RAM3分别为第一存储单元、第二存储单元和第三存储单元，这些存储单元可以选择单口RAM，也可以选择双口RAM，P₁和P₂分别为第一处理单元和第二处理单元。该协处理器的工作流程如下：当DSP将输入数据写入第一存储单元RAM1时，启动第一处理单元P₁；当第一处理单元P₁完成处理后，将处理结果写入第二存储单元RAM1中，并启动第二处理单元P₂；当第二处理单元P₂完成处理后，将最终结果写入第三存储单元RAM3中，并通知DSP；DSP从第三存储单元RAM3中读取最终结果，硬件协处理器完成工作。

可见，在现有技术中，协处理器的各处理单元对存储单元的使用都是独享的，因此需要占用较多的存储资源；并且协处理器一旦启动，外部控制手段无法暂停其运行，也无法访问处理单元的内部数据，因而使用过程中可操作性和可观测性均较差。

发明内容

本发明即是针对上述现有技术中存在的缺点而提出的一种用于串行信号处理的协处理器，该协处理器实现了多个处理单元对存储单元的共享，减少了对存储资源的使用。

为实现上述目的，本发明提供一种用于实现串行信号处理的协处理器，该协处理器与控制单元连接，包括第一存储单元、第二存储单元、存储单元写入选择单元、输出选择单元、N(N≥2)个串行连接的处理单元、以及与N个处理单元一一对应连接的N个存储单元输出选择单元，其中：

存储单元写入选择单元，其与N个处理单元的输出端、控制单元的写输出端、第一存储单元和第二存储单元均连接，用于在接收到的N个处理单元的输出数据及控制单元的写输出数据中选择一组数据输出至被选定的存储单元中；

输出选择单元，其与第一存储单元、第二存储单元、以及控制单元均连接，用于从第一存储单元和第二存储单元中选择一个存储单元，该选定存储单元中的数据被外接控制单元直接读取；

处理单元对输入的数据进行处理，将处理结果输出，并触发下一处理单元工作；

存储单元输出选择单元，其与处理单元、第一存储单元和第二存储单元均连接，用于从第一存储单元和第二存储单元中选择一个存储单元，该选定存储单元中的数据作为对应的处理单元工作时的输入数据。

进一步地，所述的第一存储单元为一块或者一块以上物理RAM构成；所述的第二存储单元为一块或者一块以上物理RAM构成。

进一步地，所述的存储单元写入选择单元进一步地包括：第一输入选通器和第二输入选通器，所述的第一输入选通器的输入端与N个处理单元的输出端、控制单元的写输出端均连接，其输出端与第一存储单元连接，其选通控制信号由控制单元设定；所述的第二输入选通器的输入端与N个处理单元的输出端、控制单元的写输出端均连接，其输出端与第二存储单元连接，其选通控制信号由控制单元设定。

进一步地，所述的输出选择单元为输出选通器，所述的输出选通器的选通控制信号由控制单元设定。

进一步地，所述的存储单元输出选择单元为多路选通器，所述的多路选通器的选通控制信号由控制单元设定。

进一步地，该协处理器还包括与N个处理单元一一对应连接的N个逻辑触发单元，所述的逻辑触发单元用于触发对应的处理单元启动工作。