[发明专利]导线架在多芯片堆栈结构上的封装结构

说明书

技术领域

本发明涉及一种多芯片堆栈封装结构，特别是一种使用导线架进行多芯片堆栈封装的结构。

背景技术

近年来，半导体的后段工艺都在进行三维空间(Three Dimension；3D)的封装，以期利用最少的面积来达到较高的密度或是内存的容量等。为了能达到此目的，现阶段已开发出使用芯片堆栈(chip stacked)的方式来达成三维空间(Three Dimension；3D)的封装。

在公知技术中，芯片的堆栈方式是将多个芯片相互堆栈于基板上，然后使用引线接合的工艺(wire bonding process)来将多个芯片与基板连接。图1(包括图1A、1B)即披露一种以导线架为基底的芯片堆栈封装结构，其中图1A为剖面示意图而图1B为图1A的平面示意图。如图1A所示，导线架5可分为内引脚部5a、外引脚部5b及平台部5c，其中平台部5c与内引脚部5a及外引脚部5b具有高度差。首先将三个芯片堆栈在导线架5的内引脚5a上，接着再以金属导线10、11、12来将三个芯片上的焊垫7、8、9连接至导线架5的平台部5c上，然后，进行封装工艺(molding process)将三个堆栈芯片及导线架5的内引脚5a与部份的平台部5c封闭，但暴露出外引脚部5b，以作为连接其它界面的引脚。

上述公知的芯片堆栈封装结构中，由于每一个芯片与导线架5的平台部5c之间的金属导线10、11、12长度及弧度均不相同，故除了在进行封装过程中，长度与弧度较长的金属导线易产生位移而导致芯片的短路外，还会因为金属导线10、11、12长度不相同，造成电信号的相位产生变化等问题。

发明内容

鉴于发明背景中所述的芯片堆栈方式的缺点及问题，本发明提供一种使用芯片偏移堆栈的方式，来将多个尺寸相近似的芯片堆栈成一种三维空间的封装结构。

本发明主要目的是提供一种堆栈型芯片封装结构，使其具有较高的封装积集度以及较薄的厚度。

本发明另一目的是提供一种系统芯片的堆栈封装结构，使其具有较高的封装积集度以及较薄的厚度。

本发明又一目的是提供一种将芯片上的焊垫以重设置导线层(Redistribution Layer)来形成堆栈封装的结构，其具有较高的封装积集度以及较薄的厚度。

据此，本发明提供一种导线架在堆栈芯片上的封装结构，包含：一个导线架，由多个导线所形成的多个成相对排列的外引脚及多个成相对排列的内引脚所组成，其中该多个内引脚区分为第一内引脚群及第二内引脚群，且该第一内引脚群的长度远大于该第二内引脚群；多芯片堆栈结构，由多个芯片堆栈而成，且每一个芯片的有源面朝上并以错位形成偏移堆栈排列的结构，其中堆栈排列最上方的芯片固接于第一内引脚群之下，且多芯片堆栈结构由同一侧边与第一内引脚群及第二内引脚群电连接；及一个封装体，包覆该多个形成堆栈排列的半导体芯片装置及该导线架，该多个外引脚伸出于该封装体外。

本发明再提供一种导线架在堆栈芯片上的封装结构，包含：一个导线架，由多个导线所形成的多个外引脚及多个内引脚所组成，其中该多个内引脚区分为第一内引脚群，第一内引脚群的下表面设有黏胶；多芯片堆栈结构，由多个芯片堆栈而成，且各芯片的背面设有黏胶，以两两黏着形成有源面朝上的偏移堆栈排列的结构，其中堆栈排列最上方的芯片黏着固接于第一内引脚群之下，且多芯片堆栈结构由同一侧边与第一内引脚群及第二内引脚群电连接；及封装体，包覆该多个形成堆栈排列的半导体芯片装置及该导线架，该多个外引脚伸出于该封装体外。

本发明还提供一种导线架在堆栈芯片上的封装结构，包含：导线架，由多个导线所形成的多个外引脚及多个内引脚所组成，其中该多个内引脚区分为第一内引脚群及第二内引脚群，且该第一内引脚群的长度远大于该第二内引脚群；多芯片堆栈结构，由多个芯片堆栈而成，且各芯片的有源面设有黏胶，以两两黏着形成有源面朝上的偏移堆栈排列的结构，其中堆栈排列最上方的芯片黏着固接于该第一内引脚群之下，多个芯片由同一侧边与第一内引脚群及第二内引脚群电连接；及封装体，包覆该多个形成堆栈排列的半导体芯片装置及该导线架，该多个外引脚伸出于该封装体外。

附图说明

图1(包括图1A、1B)为现有技术的示意图；

图2A为本发明芯片结构的上视图；

图2B为本发明芯片结构的剖视图；

图2C～2D为本发明多芯片偏移堆栈结构的剖视图；

图3A～3C为本发明重设置层工艺过程的示意图；

图4A～4B为本发明重设置层中焊线接合区的剖视图；