[发明专利]完全缓存OLED显示屏列控制电路

权利要求书

1.一种完全缓存OLED显示屏列控制电路，包括输入数据为串行输入信号(cdin)和输出数据为串行输出信号(cdout)的串行器(31)，以及从串行器(31)输入串行数据(sdata)的缓存器(32)，其特征在于：

(1)还包含有输出列数据(cdata)的选择器(33)，该选择器(33)的输入是缓存器(32)输出的缓存器数据(ldata)；

(2)所述的串行器(31)具有使能端，该使能端输入串行使能信号(cdena)；

(3)所述的缓存器(32)输入的锁入信号(latch)和清零信号(clrn)为同步信号；

(4)所述的选择器(33)具有选择端，该选择端输入选择信号(sel)；

(5)所述的串行器(31)、缓存器(32)和选择器(33)采用统一的全局时钟(clk)；数据传送依赖于串行使能信号(cdena)，只要串行使能信号(cdena)有效，开始下一行的传送，传送完成时若清零信号(clrn)有效已出现则无效清零信号(clrn)并有效锁入信号(latch)信号，否则无效串行使能信号(cdena)并等待清零信号(clrn)有效后的下一个时钟再有效锁入信号(latch)和串行使能信号(cdena)，并无效清零信号(clrn)；而显示依赖于锁入信号(latch)，只要锁入信号(latch)有效则清零信号(clrn)同时为高，开始通过选择信号(sel)顺序选出权值数据，并对显示时间按权值进行计数，所有权值数据显示完成后，清零信号(clrn)有效，消隐图像，再下一个时钟若清零信号(clrn)无效，串行使能信号(cdena)无效，则有效锁入信号(latch)，若串行使能信号(cdena)有效，则等待串行使能信号(cdena)无效后的下一个时钟再有效；锁入信号(latch)和清零信号(clrn)不能同时有效，在等待期间应保持清零信号(clrn)为低电平。

2.根据权利要求1所述的完全缓存OLED显示屏列控制电路，其特征在于所述的串行器(31)是一个由多组多位带使能的寄存器组成的串行器，寄存器位数为接受的灰度数据的位宽，所有寄存器共用相同的时钟端，即全局时钟(clk)和共用相同的使能端，串行使能信号(cdena)，第一组的寄存器，其输入数据为串行输入信号(cdin)，第一组的寄存器的输出数据连至第二组的寄存器的输入，第二组的寄存器输出连至第三组的寄存器的输入，以此类推，最后一组寄存器的数据输出至串行输出信(号cdout)，各组寄存器的输出构成串行数据(sdata)，在全局时钟(clk)上升沿且串行使能(cdena)高电平有效时，串行器(31)中的各组寄存器将输入数据锁入至输出数据。

3.根据权利要求1所述的完全缓存OLED显示屏列控制电路，其特征在于所述的缓存器(32)是多个多位带使能和清零的寄存器，所有寄存器共用相同的时钟端，即全局时钟(clk)，并共用相同的使能端输入锁入信号(latch)和清零端输入清零信号(clrn)，在全局时钟(clk)上升沿时，如果清零信号(clrn)低电平有效，则缓存器数据(ldata)输出全部低电平，以关闭显示屏的显示，否则如果清零信号(clrn)无效且锁入信号(latch)高电平有效，则将串行数据(sdata)锁入至缓存器数据(ldata)，以输入到选择器选出特定权值的列数据输出显示。

4.根据权利要求1所述的完全缓存OLED显示屏列控制电路，其特征在于所述的选择器(33)是多个多位N选一选择器，灰度数据的位宽为N，所有N选一选择器共用相同的选择端输入选择信号(sel)，当一个选择信号(sel)输入选择器(33)时，选择器(33)将缓存器数据(ldata)中所有相应的权值全部输出至列数据(cdata)，以驱动显示屏的显示。

5.根据权利要求1所述的完全缓存OLED显示屏列控制电路，其特征在于所述的串行输入信号(cdin)和串行输出信号(cdout)有相同位宽；串行数据(sdata)和缓存器数据(ldata)也具有相同位宽。