[发明专利]多晶硅自对准插塞的制作方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种多晶硅自对准插塞的制作方法。

背景技术

随着超大规模集成电路(ULSI，Ultra Large Scale Integration)的飞速发展，元件的特征尺寸(Feature Size)不断变小，密度不断增大，集成电路制造工艺变得越来越复杂和精细，对各步工艺，尤其是光刻工艺，提出了更高的要求。在此情况下，自对准技术因其可以降低对光刻精度的要求，进而减少形成晶体管所需要的面积而受到广泛的关注。如，在半导体工艺制造中，常利用一种自对准接触(SAC，self alignment contact)技术形成多晶硅自对准插塞。

所谓插塞是为了实现硅片上多层电路间的电连接而制作的。通常在半导体工艺制作中，金属因其熔点较低、难以形成良好的图形，一般只用于形成传输大电流的互连，如电源线和地线等；而掺杂多晶硅层因具有高的熔点且易于形成良好的图形，常被用于半导体器件间的局部互连，如DRAM器件的位线等。因此，在半导体器件制作过程中，常需要进行多晶硅插塞的制作，目前，该种插塞通常是利用SAC方法形成。

图1A至1D为说明现有多晶硅自对准插塞制作方法的器件剖面示意图，图1A为形成层间介电层后的器件剖面图，如图1A所示，在衬底101上形成多个沟槽隔离结构102和多个栅极结构，该栅极结构由栅极103和其外覆盖的由氧化硅或氮化硅组成的复合保护层104组成。在各栅极结构的复合保护层104之间会暴露衬底上的源/漏导电区域(图中未示出)，为此在各栅极结构之间填充了层间介电层105，通常可用掺磷、硼的二氧化硅(BPSG)，以实现绝缘隔离。图1B为形成多晶硅接触孔开口后的器件剖面图，如图1B所示，对衬底进行光刻、刻蚀，将需要形成电接触的区域上的层间介电层105去除，多形成多晶硅插塞作准备。图1C为生长多晶硅后的器件剖面图，如图1C所示，在衬底上形成一层导电的多晶硅层106，其填充入开口处，与栅极结构的源/漏极处形成了自对准的电连接。图1D为形成插塞后的器件剖面图，在形成多晶硅层106后，需要对其进行平坦化处理，去除多余的多晶硅，实现电互连的分离，在衬底上形成多晶硅自对准插塞。通常该平坦化工艺是由化学机械研磨(CMP，Chemical Mechanical Polishing)方法实现。但是在该步平坦化后，往往会在介电层表面形成大量凹陷缺陷从而易于嵌入杂质颗粒。如图1D所示，在该步平坦化过程中，采用的研磨液通常对氧化硅具有较高的研磨速率，当多晶硅研磨至栅极保护层104上方时，结构中的层间介电层105会因其研磨速率快而出现过磨削(Dishing)现象，如图1D所示，此时层间介电层105出现了凹陷110，该凹陷110通常至少有600到的深度。研磨过程中产生的多晶硅等颗粒120容易镶嵌在其内，难以去除，形成颗粒缺陷。这些凹陷和颗粒会造成CMP后晶片表面凹凸不平，影响后面工艺的正常进行，严重时甚至会导致其上的电连接无法形成，出现断路情况。

为解决这一因待研磨材料的研磨速率不同而引起的多晶硅研磨后出现缺陷的问题，申请号为200410101122.6的中国专利公开了一种新的研磨液，该研磨液调整了其对不同研磨材料的研磨速率，提高了研磨后晶片平整度。但是，以调配研磨液的方法来改善对不同研磨材料进行研磨时晶片表面出现的凹凸不平现象，成本较高，也不能做到完全平整，改善的程度有限。此外，其应用有一定的局限性，只能应用于确定的这两种材料的研磨。

发明内容

本发明提供了一种多晶硅自对准插塞的制作方法，该方法结合化学机械研磨工艺与刻蚀工艺对多晶硅层进行平坦化，有效降低了在多晶硅自对准插塞制作中，多晶硅平坦化后层间介电层上出现凹陷而引起的颗粒缺陷数。

本发明提供的一种多晶硅自对准插塞的制作方法，包括步骤：

提供衬底，所述衬底上至少包括一栅极结构和层间介电层，且在所述层间介电层上开有接触开口；

在所述衬底上沉积多晶硅层；

利用化学机械研磨方法将所述多晶硅层研磨至所述层间介电层的表面；

利用刻蚀方法将研磨后的所述多晶硅层刻蚀至所述栅极结构的顶部。

其中，所述多晶硅层厚度在2000至之间。

其中，研磨后的所述多晶硅层厚度在500至之间。

其中，研磨后的所述多晶硅层与所述层间介电层间的高度差值在-到+之间。

其中，所述刻蚀方法是干法刻蚀方法或湿法腐蚀方法。

其中，所述多晶硅层由低压化学气相沉积方法形成。