[发明专利]金属氧化物半导体器件栅极的制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种金属氧化物半导体器件栅极的制造方法。

背景技术

金属氧化物半导体器件的制造工艺中，栅极的制造工艺举足轻重，代表整个半导体制造工艺的工艺水准。由于栅极的线宽、电阻率等参数直接影响形成的器件的响应速率、功耗等参数，半导体制造和研发工程师莫不把栅极的线宽及电阻率减小作为主要的任务。例如，专利号为US6875668B2的美国专利通过选择性刻蚀来减小栅极的底部线宽；专利号申请号为97126460.0的中国专利通过在多晶硅上形成掺杂的金属硅化物形成栅极，降低栅极的电阻率，所述公开的专利是通过改善栅极的制造工艺以达到降低电阻率和减小线宽的目的。一般的讲，栅极线宽的减小主要依赖于光刻分辨率的提高，目前，借助于高分辨率的深紫外光源，掩模板修正技术(OPC)，以及浸润式曝光技术，光刻分辨率可以做到65nm，甚至是45nm；栅极电阻率的减小的方法通常为采用掺杂的多晶硅栅极、金属硅化物栅极、金属栅极等。采用对多晶硅栅极进行掺杂改善电阻率的方法是一种有效而简便的方法，即使到了65nm甚至45nm的技术节点，该方法依然适用。现有的一种形成掺杂多晶硅栅极的工艺步骤如下：

如图1所示，首先，提供一半导体衬底10，在所述半导体衬底10上形成一氧化层12，在所述氧化层12上沉积一多晶硅层14。

如图2所示，在所述多晶硅层14上旋涂光刻胶层16，并曝光显影形成开口15，所述开口15区域为后续工艺中待掺杂的区域。

如图3所示，对所述开口15底部的多晶硅层14进行N型离子掺杂，掺杂的浓度和剂量根据器件的电性参数决定。掺杂可改善形成的NMOS器件的栅极的电阻率。

完成对所述多晶硅层14的掺杂后，通过氧气等离子体(O2plasma)灰化去除所述光刻胶层16，然后进行湿法清洗。

如图4所示，在所述多晶硅层14上形成一层无定形碳(amorphous carbon)17，在所述无定型碳上形成一氮氧硅层(SiON)18。然后在所述氮氧硅层18上旋涂光刻胶并图形化形成栅极图形，通过刻蚀将所述栅极图形转移到所述多晶硅层14上，形成如图5所示的栅极14a。

由于N型杂质注入到形成PMOS栅极中会引起PMOS器件漏电流增加的问题，因而对多晶硅进行N型掺杂时需要通过光刻胶层16将形成PMOS的区域覆盖，完成所述N形成掺杂后，需通过灰化和湿法清洗去除作为PMOS区域多晶硅保护层的光刻胶层16，但是，在灰化和湿法清洗过程中，氧气等离子体和湿法的清洗液会破坏并减薄经过掺杂的多晶硅表面，一方面使得形成的NMOS的栅极的厚度减薄，影响器件的电性；另一方面，使得在刻蚀形成NMOS栅极的过程中，在所述掺杂的多晶硅层厚度较薄而又要被刻蚀去除的地方，对底部的有源区衬底造成损伤。

发明内容

因此，本发明的目的在于提供一种金属氧化物半导体器件栅极的制造方法，以解决现有栅极的制造工艺中造成多晶硅层被破坏而厚度减薄的问题。

为达到上述目的，本发明提供的一种金属氧化物半导体器件栅极的制造方法，包括：在一半导体基底上形成多晶硅层；在所述多晶硅层上形成覆盖层；对所述多晶硅层进行掺杂并退火；在所述覆盖层上旋涂光刻胶层，并图形化形成栅极图案；刻蚀未被所述栅极图案覆盖的覆盖层和多晶硅层。

所述覆盖层为氮化硅、碳化硅、无定型碳、氮氧硅化合物中的一种或其组合。

形成所述覆盖层的方法为化学气相沉积、等离子体增强化学气相沉积中的一种。

对所述多晶硅层进行掺杂的步骤如下：

在所述覆盖层上旋涂光致抗蚀剂，并通过图形化形成开口；

透过所述开口和所述覆盖层对所述多晶硅层进行离子注入；

去除所述光致抗蚀剂。

对所述多晶硅层进行N型杂质离子注入。

所述N型杂质离子为磷、砷、锑中的一种。

所述离子注入的剂量为1×10¹³至10¹⁸m^-3。

所述离子注入的能量为：10KeV至100Kev。

去除所述光致抗蚀剂的方法为氧气等离子体灰化。

对所述对晶硅层掺杂后进行500至1500度的快速热退火。

与现有技术相比，本发明具有以下优点：