[发明专利]用于自对准蚀刻的系统和方法

说明书

技术领域

本发明涉及集成电路及其用于制造半导体器件制造的处理。具体地，本发明提供了一种用于自对准蚀刻的方法和器件。仅仅作为实例，本发明已应用于具有减小的临界尺度的器件(例如，具有小于135纳米甚至更小沟道长度的特征的器件)的制造。作为实例，本发明可以用于在半导体器件上形成浮动控制栅的工艺。但是将认识到本发明具有更宽的可应用范围。例如，本发明的实施例可以用于闪存器件的制造。

背景技术

集成电路或“IC”已从在单个硅芯片上制造的少数互连器件发展到数百万的器件。当前的IC提供了远远超出最初想象的性能和复杂性。为了实现复杂性和电路密度(即，在给定芯片面积上能封装的器件数目)的改善，最小器件特征尺寸，也被称为器件“几何形状”，已随着每一代IC而变得更小。现在制造的半导体器件具有小于四分之一微米宽的特征。

增加的电路密度不仅改善了IC的复杂性和性能，而且也为消费者提供了更低成本的部件。IC制造设备可以花费几亿甚至几十亿美元。每一制造设备将具有一定的晶片生产量，且每一晶片上将具有一定数目的IC。因此，通过使IC的单个器件更小，在每个晶片上可以制造更多器件，从而提高制造设备的产量。使器件更小是很有挑战性的，因为用于IC制造的每个工艺都有局限性。最近，各种工艺已用于集成电路的制造。例如，除了别的之外实现高清晰度光刻的自对准源(SAS)蚀刻工艺已经被开发，并被广泛用于具有减小尺寸(例如，90纳米或65纳米器件)的集成电路的制造。尽管与先前的技术相比较，诸如自对准源蚀刻的工艺使得能够制造更小的IC和以较高分辨率执行光刻，但是对于不同的应用来说，这些工艺常常是不够的。

因此，需要一种用于处理半导体器件的改进技术。

发明内容

本发明涉及集成电路及其用于半导体器件制造的处理。具体地，本发明提供了一种用于自对准蚀刻的方法和器件。仅仅作为实例，本发明已应用于具有减小的临界尺寸的器件(例如，具有小于135纳米或者更小沟道长度的特点的器件)的制造。作为实例，本发明可以用于在半导体器件上形成浮动控制栅的工艺。但是应当认识到，本发明具有更宽泛的可应用范围。例如，本发明的实施例可以用于闪存器件的制造。

根据一个实施例，本发明提供了一种用于执行自对准源蚀刻工艺的方法。该方法包括提供基片材料的步骤。该方法还包括形成覆盖至少部分基片材料的可蚀刻氧化物材料层的步骤。可蚀刻氧化物材料层的特征在于第一厚度。可蚀刻氧化物材料层包括第一部分、第二部分以及第三部分。第二部分位于第一部分和第三部分之间。该方法另外包括形成覆盖可蚀刻氧化物材料层的多个结构(例如，栅结构等)的步骤。所述多个结构包括第一结构和第二结构。第一结构包括第一侧壁，且位于第一部分以上。第二结构包括第二侧壁，且位于第三部分以上。第一侧壁面对第二侧壁。另外，该方法包括形成覆盖多个结构的多个光致抗蚀剂层的步骤，所述多个光致抗蚀剂层包括覆盖第一结构的第一光致抗蚀剂层和覆盖第二结构的第二光致抗蚀剂层。此外，该方法包括以第一深度执行第一干法蚀刻工艺的步骤，该步骤导致形成覆盖第一侧壁的第一聚合物层和覆盖第二侧壁的第二聚合物层。此外，第一干法蚀刻工艺除去至少第二部分的第二厚度。第二厚度小于第一厚度。例如，第一干法蚀刻工艺是要在侧壁结构上形成保护层，并且在该工艺期间蚀刻的材料是最少的。而且，该方法包括以第二深度执行第二干法蚀刻的步骤。第二深度大于第一深度。第二干法蚀刻工艺除去至少第二部分的第三厚度。另外，该方法包括除去多个光致抗蚀剂层的步骤。此外，该方法包括除去第一聚合物层和第二聚合物层的步骤。