[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种互补金属氧化物半导体器件(CMOS)及其制造方法。

背景技术

随着半导体器件制造技术飞速发展，集成电路中器件的密集程度越来越高，器件的临界尺寸已经达到了深亚微米阶段。在这种情况下，对于元器件之间的空间填充工艺提出了新的挑战。图1为说明现有半导体器件及其形成过程的示意图。如图1所示，在形成互连层的工艺线后段(back end of line，BEOL)开始时，通常需要在工艺线前段(front end of line，FEOL)形成的MOS晶体管与互连层中的最下层18之间淀积介质层20，该介质层20称为金属前介电层(pre-metal dielectric，PMD)。在介质层20层中通过刻蚀通孔并填充有金属材料形成连接孔16。MOS晶体管的栅极14通过连接孔16连接至互连层18中的金属连接线19(源极、漏极也相应连接)，连接线19再通过双镶嵌(dual-damascene)结构连接至上层互连层。

申请号为200510077686.5的中国专利申请中介绍了一种PMD层的形成方法。形成PMD层之前，在工艺线前段形成CMOS晶体管，首先提供半导体衬底10，在衬底10中形成n阱和p阱用于形成NMOS和PMOS。然后在衬底10表面淀积栅极氧化层，再于栅极氧化层表面淀积多晶硅层，图案化所述多晶硅层并刻蚀多晶硅形成NMOS晶体管的栅极12和PMOS晶体管的栅极14。然后在栅极12和14的两侧进行低剂量离子注入的轻掺杂形成浅结。接下来在衬底10和栅极表面淀积氧化硅和氮化硅，并利用干法刻蚀形成侧壁隔离物(offsetspacer)15，随后在栅极12和14的两侧进行高剂量离子注入的重掺杂，形成源区17和漏区11。接着淀积自对准阻挡层并刻蚀栅极12和14、源区17和漏区11表面的自对准阻挡层，淀积金属镍或钴，经退火后在栅极12和14、源区17和漏区11表面形成金属硅化物13，然后淀积接触孔刻蚀停止层21。在接下来的工艺步骤中，利用等离子增强化学气相淀积(HDP-CVD)或亚常压化学气相淀积(SACVD)工艺淀积PMD层20，并利用化学机械研磨(CMP)工艺对PMD层20平坦化。由于PMD层20需要无空隙地填充在栅极14和12之间的空间，PMD层20的淀积效果影响到后续接触孔16的形成质量。当制造工艺进入90nm以下工艺节点之后，栅极12和14之间的空间距离非常狭小，类似高深宽比沟槽，在这种情况下对于栅极12和14之间的空间填充就变得愈加困难。

发明内容

本发明的目的在于提供了一种半导体器件及其制造方法，能够提高PMD层在栅极之间的空间填充质量。

为达到上述目的，本发明提供一种半导体器件的制造方法，包括：

在半导体衬底上形成具有侧壁隔离物的栅极，所述侧壁隔离物包括氧化硅层和氮化硅层；

在所述半导体衬底中形成源区和漏区，并在所述栅极、源区和漏区表面形成金属硅化物；

移除所述侧壁隔离物中的氮化硅层；

在包括所述栅极、源区和漏区的衬底表面形成刻蚀停止层；

在所述刻蚀停止层表面淀积介质层。

采用湿法腐蚀移除所述侧壁隔离物的氮化硅层。

所述湿法腐蚀的腐蚀液为磷酸，腐蚀时间为20～600秒，所述腐蚀液的温度为120℃～200℃。

所述刻蚀停止层的材料为氮化硅、氮氧化硅或含碳的氮化硅。所述刻蚀停止层的厚度为200～800。

所述刻蚀停止层的淀积工艺为等离子增强化学气相淀积。

相应地，本发明提供了一种半导体器件，包括：

在半导体衬底上形成的栅极，所述栅极侧壁具有氧化硅层；

在所述半导体衬底中形成的源区和漏区，所述栅极、源区和漏区的表面具有金属硅化物；以及

在所述栅极、源区和漏区表面形成的刻蚀停止层；

在所述刻蚀停止层表面形成的介质层。

所述刻蚀停止层的材料为氮化硅、氮氧化硅或含碳的氮化硅。

所述刻蚀停止层的厚度为200～800。

所述金属硅化物为镍或钴的硅化物。

与现有技术相比，本发明具有以下优点：