[发明专利]系统级封装结构

说明书

技术领域

本发明涉及一种系统级封装结构，特别是一种系统级封装结构，其芯片封装体得导线架的引脚直接固定且电性连接于该系统封装结构的基板。

背景技术

目前，系统级封装结构(system in package)主要是指将一半导体封装结构配置在另一半导体封装结构内，其基本目的是要增加密度，以在每单位空间中产生更大的功能性，以及更好的区域性效能，因此可降低整个系统级封装结构的总面积，同时也降低其成本。

参考图1，一种现有系统级封装结构(system in package)10主要包括一芯片封装体30，其配置在该系统级封装结构10内。该芯片封装体30包括一第二基板32、一内存芯片34及一第一封胶体36。该第二基板32具有一上表面31及一下表面33，该下表面33与该上表面31相对。该内存芯片34固定在该第二基板32的下表面33上，并利用复数条焊线38电性连接于该第二基板32。该第一封胶体36包覆该内存芯片34、该第二基板32及所述焊线38，并裸露出该第二基板32的上表面31。

该系统级封装结构10另外包括一第一基板22、一微处理器芯片24、一间隙子42及一第二封胶体26。该第一基板22具有一上表面21及一下表面23，该下表面23与该上表面21相对。该微处理器芯片24固定该第一基板22上，并利用复数条焊线28与该第一基板22电性连接。该间隙子42配置在该微处理器芯片24与该第一封胶体38之间，用以使该第一基板22与该第一封胶体28之间界定一预定间隙，其中该焊线28的高度约小于该预定间隙。再者，该第一基板22可藉由复数条焊线44与该第二基板32电性连接。该第二封胶体28用以包覆该芯片封装体20、所述焊线28、44、该微处理器芯片24及该第一基板22的上表面21，并裸露出该第一基板22的下表面23。该第一基板22包括复数个锡球46，其配置在该第一基板22的下表面23上。

然而，上述现有系统级封装结构通常系利用结合该第一基板及该第二基板所构成，而其缺点主要如下：第一、由于用以将该第二基板与该第一基板电性连接的该焊线44过长，因此在形成该第二封胶体时可能会发生冲线，导致焊线44短路，进而造成报废品的增加。第二、由于该内存芯片固定在该第二基板的下表面上，因此将会发生散热不良，而降低该内存芯片的效能。第三、该芯片封装体完成封装该第二芯片后，无法直接作电性测试，必须等待完成整个系统级封装结构后，才能进一步对该第二芯片作电性测试。

美国专利第6,607,937号，标题为“堆叠式微电子芯片及用以堆叠微电子芯片的方法(Stacked Microelectronic Dies And Methods For StackingMicroelectronic Dies)”，揭露一种两个封装式微电子装置的组合及其制造方法。两个封装式微电子装置分别为上层及下层封装结构，并上下堆叠。该上层封装结构包括一微电子芯片，并利用复数个连接件(connecting member)，诸如引脚(lead)或接脚(pin)和一印刷电路板的复数个焊垫电性连接。虽然该微电子芯片可通过一般的引脚(lead)或接脚(pin)与一印刷电路板的焊垫电性连接，但是该专利并未揭示该微电子芯片固定于一导线架的芯片承座，可用以使该微电子芯片散热。

因此，便有需要提供一种系统级封装结构，能够解决前述的缺点。

发明内容

本发明的目的在于提供一种系统级封装结构，其芯片封装体的导线架的引脚直接固定且电性连接于该系统级封装结构的基板。

本发明的另一目的在于提供一种系统级封装结构，其第一及第二封胶体均裸露出芯片承座的上表面，且芯片固定在该芯片承座的下表面上，因此该芯片将可藉由该芯片承座直接散热到外界。

为达到上述目的，本发明提供了一种系统级封装结构，该结构包括一基板、一第一芯片及一芯片封装体。该基板具有一上表面及一下表面，该下表面与该上表面相对。该第一芯片固定且电性连接于该基板。该芯片封装体配置在该基板上，并包括一导线架、一第二芯片及一第一封胶体。该导线架包括一芯片承座及复数个引脚，其中每一引脚区分为一内引脚部及一外引脚部，且所述外引脚固定且电性连接于该基板。该第二芯片固定在该芯片承座上，并与所述内引脚部电性连接。该第一封胶体用以包覆该第二芯片及部分该导线架，并裸露出所述外引脚，其中该芯片封装体叠置在该第一芯片的上方。该系统级封装结构另包括一第二封胶体，用以包覆部分该芯片封装体、该第一芯片、该基板的上表面，并裸露出该基板的下表面。