[发明专利]自对准堆叠栅极及其制造方法

说明书

技术领域

本发明涉及一种非挥发性存储体的制造方法，尤指一种应用于非挥发性存储体中自对准堆叠栅极的制造方法。

背景技术

在现今工业界中各式存储体产品中，由于可编程的非挥发性存储体(erasable programmable read-only memory，EPROM)具有可进行多次数据的写入、读取及擦除等动作，且存入的数据在断电后也不会消失的优点，因此已成为个人计算机和电子设备所广泛采用的一种存储体元件。

典型的可编程非挥发性存储体以掺杂的多晶硅(polysilicon)制作浮动栅极(floating gate，FG)与控制栅极(control gate，CG)。而且浮动栅极与控制栅极间再以一栅极介电层相隔，而浮动栅极与衬底间以隧穿介电层(tunneldielectric layer)相隔。当对此存储体进行写入/擦除(write/erase)数据动作时，通过于控制栅极与源极/漏极区施加偏压，以使电荷注入浮动栅极或使电荷从浮动栅极移出。而在读取存储体中的数据时，则于控制栅极上施加一工作电压，此时浮动栅极的启始电压(threshold voltage)已因先前的写入/擦除而改变，故可由此启始电压的差异判读数据值。

然而在实际应用时，由于浮动栅极为一层连续的半导体层(多晶硅层)，因此注入浮动栅极的电荷会均匀分布于整个浮动栅极之中。对于此类的存储体而言，一个存储单元便只能储存一位的数据，所以如何有效定义并缩短相邻的多晶硅栅极的间距，以达到缩小芯片尺寸的目的遂成为一重要课题。而在半导体工艺中，自对准接触(self-aligned contact，SAC)工艺即可以有效地定义并缩短相邻的多晶硅栅极的间距，以达到缩小芯片尺寸的目的。

图1(A)-图1(I)揭示一现有技术快闪存储单元的堆叠栅极制造流程示意图。该制造流程揭示于美国专利案号USP6,171,909号专利。如图1(A)所示，首先提供一具有阱、源极/漏极(未揭示)的衬底100，该技艺为一熟知技艺，在此不再详述。而在该衬底100上方进一步具有一第一介电层102、一导电层104与一氮化硅层106依序堆叠生成于其上。尔后，再形成一具定义图案的光致抗蚀剂层110于该氮化硅层106上。其中该第一介电层102可通过氧化基层而形成厚度约60至120埃(angstroms)的氧化层。而该导电层104则可由掺杂多晶硅层而成；该氮化硅层106则可以沉积方式生成。

在图1(B)中，透过该光致抗蚀剂层110以其为屏蔽对该氮化硅层106、该导电层104、该第一介电层102与该衬底100进行一非等向性蚀刻，直至该衬底100上形成一沟渠112。而该光致抗蚀剂层110则于非等向性蚀刻完成后移除。

图1(C)中，于该沟渠112、第一介电层102与该导电层104的表面形成一衬垫氧化层(liner oxide layer)114，其中该衬垫氧化层114可通过热氧化的方法形成。在热氧化的工艺中，该沟渠112与该导电层104的表面被氧化形成薄氧化层，同时向外延伸并覆盖住该第一介电层102的侧壁。其间该氮化硅层并无衬垫氧化层的形成。

在图1(D)中，于该衬底100上方再形成一氧化层116，其中该氧化层116的厚度足以覆盖住该氮化硅层106。

图1(E)中，以该氮化硅106作为基准终点，对该氧化层116进行一化学机械抛光(chemical-mechanical polishing，CMP)工艺以达平坦化的目的。而残留下的氧化层116与前述的衬垫氧化层114则构成一绝缘层118。

在图1(F)中，蚀刻该绝缘层118直至暴露出该导电层104的上部。而该蚀刻可以干式蚀刻或湿式蚀刻进行。该绝缘层118由氧化硅所构成，以作为浅沟渠隔离(shallow trench isolation，STI)单元。

图1(G)中，于该衬底100上再形成一导电材料层120，其中该导电材料层120可通过掺杂多晶硅制得。

图1(H)中，非等向蚀刻该导电材料层120直至暴露出该氮化硅层106与该绝缘层118。于是在该蚀刻步骤后，一导电侧壁层(conductive spacer)120a形成于该导电层104与该氮化硅层106的侧壁，而该导电侧壁层120a与该导电层104则作为第一栅极导电层122。该氮化硅层106于形成该第一栅极导电层122后即为移除。