[发明专利]半导体结构的形成方法及电阻

说明书

技术领域

本发明是有关于一种金属氧化物半导体晶体管(MOS)元件，特别是有关于一种具有位于同一半导体晶片上的数字及模拟MOS元件的集成电路的结构及其制造方法。

背景技术

近年来，双载流子晶体管/双载流子互补型金属氧化物半导体晶体管(bipolar/BiCMOS)的集成电路设计以及制造已可将数字和模拟电路整合于同一集成电路晶片上。此技术已广泛地应用于具有数字核心电路(digital core)与模拟射频电路(analog RF circuit)结合的移动通讯系统。上述的数字与模拟电路会典型地形成多样化的元件。

为了提升互补型金属氧化物半导体晶体管(CMOS)的性能，形成了浅掺杂源/漏极(lightly doped drain/source，LDD)。对于数字CMOS元件，典型地为核心元件，会形成袋状注入区(pocketregion)以增加接面(junction)的陡峭度(abruptness)。图1显示了一现有的数字N型金属氧化物半导体晶体管(digital NMOS)，其包括位于半导体基底1中的浅掺杂源/漏极区2和袋状注入区4。浅掺杂源/漏极区2是以栅极6作为遮蔽物以注入杂质形成，其大体上对准于栅极6的边缘。袋状注入区4典型地以斜向注入杂质形成，使其延伸至栅极6的下方。源/漏极区8是以间隙壁10作为注入杂质的遮蔽物形成。P型金属氧化物半导体晶体管(PMOS)具有类似的结构，是以类似的方法形成，而注入的杂质为相反类型。

上述的制程需要两道掩模，第一掩模与第二掩模。第一掩模用以形成一图案化的光刻胶，遮蔽NMOS，以形成PMOS的浅掺杂源/漏极区和袋状注入区。第二掩模用以形成一图案化的光刻胶，遮蔽PMOS，以形成NMOS的浅掺杂源/漏极区和袋状注入区。由于每个掩模是用以形成浅掺杂源/漏极区和袋状注入区，所以浅掺杂源/漏极区和袋状注入区以耦合(coupled)方式形成。

然而，用于形成数字CMOS元件的掩模却不适合用于形成典型为输入/输出电路(I/O circuit)的模拟元件。相对于数字CMOS仅具有“开”和“关”的状态，模拟CMOS元件必须操作于此两种状态之间且对于杂质的分布更加敏感。所以可以发现模拟CMOS元件对于袋状注入步骤更加敏感。值得注意的是，袋状注入区的形成可以降低模拟CMOS元件的本征增益(intrinsic gain)。此外，当形成袋状注入区时，模拟CMOS元件的临界电压(thresholdvoltage)变得较难控制，而使得元件的相配(device matching)更为困难。上述情况对于例如为差动放大器(differential amplifier)的模拟电路的设计会产生问题。因此，模拟元件最好不需要袋状注入区。

因为模拟CMOS元件的浅掺杂源/漏极区和袋状注入区为耦合，假使数字元件的袋状注入区用同一掩模形成，模拟元件的袋状注入区也会同时形成。结果第一掩模和第二掩模会改为仅形成数字MOS元件，而图案化的光刻胶会遮蔽模拟元件区域。会增加两道掩模，第三掩模与第四掩模，其中第三掩模用于形成模拟PMOS元件的浅掺杂源/漏极区，而第四掩模用以形成模拟NMOS元件的浅掺杂源/漏极区。上述的第三掩模和第四掩模是形成一图案化的光刻胶，遮蔽数字CMOS元件区域。

利用上述第一掩模、第二掩模、第三掩模和第四掩模，每个数字元件可具有浅掺杂源/漏极区和袋状注入区两个区域，而每个模拟元件仅具有浅掺杂源/漏极区。然而，现有的四个掩模组合不具有弹性，难以进一步提升元件的性能。同时，模拟MOS元件的重要性能之一，本征增益(intrinsic gain)也难以被调整。因此，需要一种具有弹性的形成浅掺杂源/漏极区和袋状注入区的方法。

发明内容

有鉴于此，本发明的主要目的是提供一种以去耦合(decoupling)方式形成集成电路设计中的浅掺杂源/漏极区和袋状注入区的方法，以改善现有技术的问题。