[发明专利]具有高精度阈值电压的MOS晶体管的制造方法

说明书

技术领域

本发明涉及一种MOS晶体管的制造方法，特别涉及一种具有高精度阈值电压的MOS晶体管的制造方法。

背景技术

阈值电压Vt是MOS晶体管的一个重要的电参数，也是在制造工艺中的重要控制参数，Vt的精度决定了电路的线性度和对档率，获得了高精度的Vt，就提高了电路的一致性和合格率，因此Vt对电路乃至整个集成系统的性能具有决定性的影响。

虽然对于一般数字电路来说，对于Vt要求不一定很高，但对于某些模拟电路，如延迟电路，结型场效应管(JFET管)等，Vt的精度就至关重要。

图1是表示现有技术制造的NMOS晶体管的示意图，如图1所示，在基体1上直接生长一层基氧和氮化硅，光刻有源区、刻蚀有源区、去除光刻胶、场氧化3、三层腐蚀、生长预栅氧化、Vt注入，再去除预栅氧化、栅氧化4，接着采用LPCVD工艺，沉积一层多晶硅、光刻多晶硅、刻蚀多晶硅5，然后光刻源漏区，源漏区离子注入、去除光刻胶、经源漏区退火后形成NMOS源漏掺杂区6，最后采用PECVD工艺，沉积一层厚度为700nm-1000nm的PSG 7(含磷二氧化硅)，在N₂/O₂气氛中回流，然后光刻接触孔、湿法腐蚀接触孔、干法腐蚀接触孔、溅射金属铝膜(厚度1000nm)、光刻金属铝膜、干法刻蚀金属铝膜、分别形成NMOS的源8、漏10、栅9，这样就完成了现有技术的NMOS晶体管的制造。

一个影响阈值电压的因素是基体材料的杂质浓度：基体材料的杂质浓度越低，阈值电压数值将越小，反之则阈值电压值越高。

以NMOS晶体管为例，通常，NMOS晶体管是制作在P型硅基体上的。而P型基体一般采用电阻率为2-4欧姆-厘米的硅抛光片(杂质浓度相当于6.94E15 atoms/cm³-3.47E15 atmos/cm³)，此种基体的杂质浓度的极差为100％。在这样的基体上制作的NMOS，其Vt值的波动是很大的，尽管可以进行Vt调节注入，在一定程度上有所改进，但基体的浓度差是不能忽略的，因此，Vt的精度无法保证。

因此，对于一个成熟稳定的工艺和器件基本结构，器件阈值电压的调整，主要通过改变基底材料杂质浓度或基底材料表面杂质浓度进行。

发明内容

本发明的目的是针对上述现有技术中存在的问题，通过采用对MOS晶体管的基体材料表面进行改性的方法来提高离子注入的均匀性，即降低杂质浓度的极差，从而获得高精度的阈值电压Vt。

为实现本发明所述目的，本发明采用在制作MOS晶体管之前，先在晶体管基体表面注入与该基体杂质类型相同的杂质，然后高温扩散推进所注入的杂质以在所述基体表面形成加浓层，最后在所形成的加浓层上按常规工艺制造MOS晶体管。

以NMOS晶体管为例，现有技术制造的NMOS晶体管，其阈值电压Vtn的范围可以控制在0.65V±0.2V内，如果Vtn的值低于下限值，即0.45V，这个管子就会严重漏电，影响合格率和可靠性；采用本发明的方法，NMOS晶体管的Vtn的值可以很轻松地控制在0.65V±0.1V范围内，就不会出现上述漏电现象。

因此，本发明的方法特别适用于对MOS晶体管的Vt的精度要求高的电路，如BBD(电荷斗链器件)和JFET管等领域。

附图说明

图1是表示现有技术制造的NMOS晶体管的示意图；

图2是表示本发明的制造MOS晶体管的流程图；

图3是表示本发明的注入杂质的步骤的示意图；

图4是表示本发明的形成加浓层的示意图；

图5是表示本发明制造的NMOS晶体管的示意图。

具体实施方式

下面将以NMOS晶体管为例并结合附图，对本发明进行详细说明，以便对本发明的目的，特征及优点进行更深入的理解。

如图2-4所示，首先选择一种P-型半导体基体硅1，然后在其基体上高能量注入原子量为11的硼离子(¹¹B)，注入剂量为1E12atoms/cm²-5E12atoms/cm²，这样基体浓度的变化可以忽略不计，注入能量为80kev-100kev，然后经1150℃-1200℃的温度对注入的¹¹B扩散推进4-5小时，而在基体1表面形成一层厚度为3微米-5微米的均匀的加浓P型层2，这样就完成了NMOS晶体管的基体改性的目的。