[发明专利]浅沟槽隔离成形工艺

说明书

技术领域

本发明涉及半导体制造工艺，更具体地说，涉及一种浅沟槽隔离(STI)成形工艺。

背景技术

随着半导体器件特征尺寸的不断缩小，器件之间的隔离区域也随之要进行相应的缩小。目前在0.35微米以上的集成电路制造工艺中应用最广泛的隔离技术是LOCOS(Local oxide isolate)技术。该工艺虽然发展历史比较悠久、工艺也比较成熟，但是由于采用了场氧化工艺，所以氧化膜的深度以及由于氧化而在场区边缘的有源区域上产生的鸟嘴效应都限制了这一技术的进一步应用。而浅沟槽隔离(STI：shallowtrench isolate)技术则是为了对应0.35微米以下的深亚微米工艺而发展的一种隔离技术。虽然STI技术在批量生产中已得到广泛的应用，但如何改善STI的形貌以获得理想的漏电特性，良好的窄沟道效应仍有许多工作要做。

通过实践证明，STI的顶角形状对于器件的整体性能有很大的影响。比如MOS管的双峰效应、反窄沟效应等。

在目前使用的STI成形工艺中，为了获得良好的STI形状，需要进行特殊的处理，比如需要使用特殊的STI沟道内壁隔离层氧化(LinerOxidation)或者是2次的Liner Oxidation来获得理想的STI形状。比如，在Liner Oxidation的过程中，需要注意保持STI顶角圆角的半径与其它区域的顶角圆角的半径的一致性，以保证器件的性能。

相对复杂的STI Liner Oxidation或者2次的Liner Oxidation增加了STI成形工艺的整体复杂度，使得成本提高，生产的效率也因此降低。于是，就需要一种能够有效的STI成形工艺，能通过相对简单的方式获得良好的STI形状。

发明内容

本发明的目的旨在提供一种新的STI成形工艺，能通过相对简单的方式获得良好的STI形状。

根据本发明的，提供一种浅沟槽隔离(STI)成形工艺，包括：有源区衬垫氧化及氮化硅沉积；介电抗反射膜沉积；有源区衬垫氧化层、介电抗反射膜以及有源区蚀刻，其中对于有源区的蚀刻为软蚀刻，以在有源区形成坡度；支撑件氧化、沉积及蚀刻；STI蚀刻；沟道内壁隔离层氧化及高密度等离子氧化沉积。

根据一实施例，该工艺还包括：在介电抗反射膜沉积后还包括形成保护层的步骤，该保护层在有源区蚀刻时定义需要蚀刻的区域；以及在支撑件氧化、沉积及蚀刻之前还包括消除保护层的步骤，

其中，所述有源区的蚀刻在有源区形成向内凹陷的形状，中心至边缘形成坡度。支撑件氧化采用LPVCD氧化工艺，通过不同的LPVCD氧化厚度，获得不同的支撑件宽度。

该STI成形工艺能获得具有均匀圆型顶角的STI。

采用本发明的技术方案，通过有源区的软蚀刻来形成坡度，使得在进行STI蚀刻成形时能容易地获得均匀的圆形顶角，避免了现有技术中复杂的STI蚀刻步骤以及多次地Liner Oxidation步骤，降低了成本，提高了生产效率。

附图说明

本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，在附图中，相同的附图标记始终表示相同的特征，其中，

图1-图5示出了根据本发明的一实施例的STI成形方法的工艺流程；

图6是根据本发明的一实施例的STI成形方法的流程图。

具体实施方式

参考图1-图6，其中图1-图5示出了根据本发明的一实施例的STI成形方法的工艺流程；图6是根据本发明的一实施例的STI成形方法的流程图。本发明提供一种浅沟槽隔离(STI)成形工艺100，包括：

102.有源区衬垫氧化及氮化硅沉积。参考图1所示，在有源区(ActiveArea)上进行衬垫氧化，形成垫氧化层PAD，之后在该垫氧化层PAD上沉积氮化硅SiN。

104.介电抗反射膜沉积。参考图2所示的结构，在沉积氮化硅SiN之后，继续在SiN之上沉积介电抗反射膜(Dielectric AntiReflectingCoating，DARC)。

106.有源区衬垫氧化层、介电抗反射膜以及有源区蚀刻，其中对于有源区的蚀刻为软蚀刻，以在有源区形成坡度。继续参考图2所示，通过保护层(例如光阻)PR来定义需要进行蚀刻的区域，之后进行有源区衬垫氧化层、介电抗反射膜以及有源区蚀刻，其中对于有源区衬底Substrate的蚀刻为软蚀刻，以形成坡度。参考图2所示，该有源区形成向内凹陷的形状，中心至边缘形成坡度。该坡度将有助于在进行STI蚀刻成形时能容易地获得均匀的圆形顶角。