[发明专利]刻蚀导电复合层的方法

说明书

技术领域

本发明涉及半导体器件的制作方法，特别涉及制作半导体器件过程中，刻蚀导电复合层的方法。

背景技术

对于集成电路的电极和互连线而言，2μm厚度的导电复合层已经足够，但是，对于硅基螺旋电感，为了提高品质因数，迫切需要降低金属螺旋线圈的串联电阻，因此采用厚度大于2μm的金属层(以下简称厚金属)更为有利；再如特殊的功率器件和电路中，也常常用到厚金属来降低电阻和改善散热。湿法刻蚀虽然可以刻蚀厚金属，但由于其刻蚀速率的各向同性，无法保证线条精度和侧壁形貌。因此，开发厚金属的高精度干法刻蚀技术势在必行。

厚金属的高精度干法刻蚀技术一直是亚微米集成电路工艺中的一个难点。为了保证亚微米的线条精度，需要采用干法刻蚀技术，一般用高分辨率的光阻层作为刻蚀掩膜；但是，由于常用反应气体BCl₃和Cl₂刻蚀铝、钛及氮化钛的复合材料，对导电复合层和高分辨的光阻层的选择比通常都小于2∶1；为了保证曝光分辨率，通常使用光阻层厚度不超过3μm，考虑过刻量和工艺余量，很难刻蚀厚度在2μm以上的铝。

专利号为98124176的中国专利公开了在布线工艺中干法刻蚀导电复合层的方法。如图1A所示，在已经完成第一层铝布线的硅衬底100上用化学气相沉积法氧化硅层102，作为层间介电层用于器件间的隔离；在氧化硅层102上溅射厚度为5μm的导电复合层104，所述导电复合层104为铝、钛及氮化钛的复合材料；接着在导电复合层104上用化学气相沉积法形成抗反射层106；用旋涂法在抗反射层106上形成光阻层108，旋涂的光阻层108厚度为1.8μm。

如图1B所示，对光阻层108进行曝光处理，将光罩上的半导体器件图形转移至光阻层108上，经过显影工艺后，在光阻层108上形成光阻图形107。

如图1C所示，将带有氧化硅层102、导电复合层104、抗反射层106和光阻层108的硅衬底100放入反应室中；在反应室中通入BCl₃和Cl₂混合气体，沿光阻图形107对抗反射层106和导电复合层104进行刻蚀至露出氧化硅层102，BCl₃和Cl₂混合气体会对氧化硅层102产生过刻蚀，其中反应室的刻蚀压力为6～10毫托(1托＝133.33帕斯卡)，气体BCl₃的流量为40～90sccm，Cl₂的流量为120～190sccm，反应室中底部射频为100～200W，由此得到气体刻蚀导电复合层104和氧化硅层102的选择比为8，刻蚀导电复合层104和光阻层108的选择比为1～2.5，刻蚀速率为0.5μm/min，刻蚀所需的时间为15min；最后用灰化法去除光阻层106。

图2是用现有技术刻蚀完导电复合层的效果图。如图2所示，用扫描电子显微镜在放大倍数为25千倍时观察图1A至图1C刻蚀的导电复合层104效果。由于在反应室中通入BCl₃和Cl₂混合气体，气体BCl₃的流量为40～90sccm，Cl₂的流量为120～190sccm，且刻蚀压力很小，为6～10毫托(1托＝133.33帕斯卡)，反应室中的电浆反应室中底部射频为100～200W，由此得到气体刻蚀导电复合层104和氧化硅层102的选择比为8，刻蚀导电复合层104和光阻层108的选择比为1～2.5，导致最终形成的半导体器件剖面不平整，沟槽或接触孔的侧壁垂直度好不够(如图中椭圆圈出部分所示)。

现有技术刻蚀导电复合层，由于反应室刻蚀压力小，为6～10毫托，反应室中的电浆浓度低，使刻蚀气体刻蚀导电复合层和氧化硅层的选择比小，刻蚀导电复合层和光阻层的选择比也小，导致最终形成的半导体器件剖面不平整，沟槽或接触孔的侧壁垂直度不好；同时由于反应室刻蚀压力小，使刻蚀速率也相应变小，导致制作半导体器件的时间长，进而使芯片产率低。

发明内容

本发明解决的问题是提供一种刻蚀导电复合层的方法，防止反应室刻蚀压力太小，而导致制程慢。

为解决上述问题，本发明提供一种刻蚀导电复合层的方法，包括下列步骤：在硅衬底上依次形成氧化硅层、导电复合层及图案化光阻层；将带有氧化硅层、导电复合层及图案化光阻层硅衬底放入刻蚀反应室中；将反应室的刻蚀压力从6～10毫托增大至10～30毫托；以图案化光阻层为掩膜，刻蚀导电复合层至露出氧化硅层。