[发明专利]0.35微米HV－BICMOS制造工艺

说明书

技术领域

本发明涉及HV-BICMOS制造工艺，更具体地说，本发明涉及一种0.35微米HV-BICMOS制造工艺，是一种在CMOS的P阱外加一个N型埋层及N型深阱的逻辑集成电路工艺。

背景技术

随着人与自然，人与机器以及人与人的交往不断发展，对集成电路技术的要求也越来越高。硅的SOC(单片集成系统)就会越来越重要，模拟和数字信号的混合集成(MIXED-SIGNAL)，再加上对功率器件的集成，不但提高系统程度，而且也极大地提高产品的研发速度，目前的HVMOS在很多制造公司并不少见，但是它们大多存在如下的缺点：

1)和0.35微米的标准工艺兼容性差；

2)制造工艺复杂；

3)双极器件特性不好。

于是就需要一种能够克服诸如0.35微米以下标准工艺兼容性较差、制造工艺比较复杂及双极器件特性不好的缺点的适用于0.35微米的CMOS工艺。

发明内容

本发明的目的是提供一种与0.35微米以下的标准工艺兼容性好、制造工艺简单、双极器件特性良好的0.35微米HV-BICMOS工艺从而提高系统集成度，能提高产品地研发速度，降低产品的制造成本。

根据本发明，提供一种0.35微米HV-BICMOS制造工艺，包括CMOS工艺步骤，还包括在CMOS的P阱外形成一个N型埋层及N型深阱的步骤。

根据本发明的一实施例，所述制造工艺提供一MV/HV MOS，其中将所述N型埋层和N型深阱作为LDMOS的漏区的高压扩展层；所述制造工艺提供一垂直NPN，其中所述N型埋层和N型深阱可作为垂直NPN的收集区；所述制造工艺提供一绝缘的NMOS，其中所述的N型埋层和N型深阱作为NMOS与P型衬底的隔离层。

根据本发明的一实施例，所述工艺包括如下步骤：N型埋层及N型深阱制作步骤；有源区制作步骤；双阱制作步骤；CMOS栅和电容制作步骤；NMOS和PMOS LDD结构以及双极型NPN发射器的形成步骤；金属层之间连线的制作和钝化层的制作步骤。

根据本发明的一实施例，所述N型埋层及N型深阱制作步骤包括双极型埋层及CMOS阱工艺，在衬底上通过光刻定义，离子注入，外延生长和高温推阱实现N型埋层结构和N型深阱结构。

根据本发明的一实施例，所述双阱制作步骤用CMOS双阱工艺，在外延上通过光刻定义，离子注入和热推进制作N/P双阱结构。

根据本发明的一实施例，所述CMOS栅和电容制造步骤通过两次栅氧实现普通MOS和MV/HVMOS所需要的氧化层厚度。

根据本发明的一实施例，NMOS和PMOS LDD结构以及双极型NPN发射器的形成步骤在N+光刻和注入同时定义NMOS S/D和普通NPN的发射器区域。

采用本发明的技术方案，提供一种0.35微米HV-BICMOS工艺，能和0.35微米以下的标准工艺很好地兼容、制造工艺简单并且双极器件特性良好从而提高系统集成度同时提高产品地研发速度，并降低产品的制造成本。

附图说明

本发明的上述的以及其他的特征、性质和优势将通过下面结合附图对实施例的描述而变得更加明显，附图中相同的附图标记始终表示相同的特征，其中，

图1是N型埋层及N型深阱制作的流程图；

图2是有源区制作的流程图；

图3是双阱制作的流程图；

图4是CMOS栅和电容制作的流程图；

图5是NMOS和PMOS LDD结构及Bipolar NPN发射器的流程图。

图6是经过金属层间连线的制作和钝化层的制作的器件的结构图。

具体实施方式

下面结合附图和实施例进一步说明本实用新型的技术方案。

根据本发明，提供一种0.35微米HV-BICMOS制造工艺，包括CMOS工艺步骤，其主要的特点是还包括在CMOS的P阱外形成一个N型埋层及N型深阱的步骤。

本发明的制造工艺包括：

S100.该N型埋层及N型深阱制作步骤；

S200.有源区制作步骤；

S300.双阱制作步骤；

S400.CMOS栅和电容制作步骤；

S500.NMOS和PMOS LDD结构以及双极型NPN发射器的形成步骤；

S600.金属层之间连线的制作和钝化层的制作步骤。

参考图1至图5，其中示出了本发明的方法的具体流程，