[发明专利]半导体结构的形成方法及半导体结构

说明书

技术领域

本发明是有关于一种集成电路工艺，且特别有关于一种可改善低介电常数(low-k)介电(dielectric)层的附着力(adhesion)的方法。

背景技术

当半导体工业的发展趋势朝向集成电路(IC)需具备更高的性能及功能时，构成集成电路的元件的密度需增加，且元件的尺寸及各元件的间距需缩减。过去，上述的缩减只受到光学光刻技术的限制，然而，当元件需缩小到更小的尺寸时，则产生了新的限制因素，例如，对于两个相邻的导电线路而言，当导体之间的距离减少，则产生的电容值会增加(电容值是绝缘材料的介电常数除以导体间距的函数)。电容值的增加将导致导体间电容耦合的增加、耗能的增加以及电阻电容(RC)时间常数的增加。因此，集成电路性能及功能的改善取决于介电材料的发展，形成介电层的介电材料需具有小于目前常用的氧化硅的介电常数(k)，以有效减少电容值。随着集成电路元件尺寸越来越小，急需可有效降低电容值的超低介电常数(ultra low-k)介电材料。

目前，具有低介电常数的新材料(或称低介电常数介电值)因在半导体晶片中作为绝缘体，已受到广泛的研究。低介电常数材料有助于集成电路中元件的尺寸可进一步降低。于传统的集成电路工艺中，二氧化硅(SiO₂)为主要的介电材料，其介电常数约为3.9，而先进的低介电常数介电材料的介电常数约为2.7。空气为具有最低介电常数的物质，其介电常数为1.0，因此，具有低介电常数的多孔性介电质是目前具发展潜力的材料。

然而，多孔性材料在先天上即具有较弱的机械性质。在晶片工艺中，用以平坦化晶圆表面的化学机械研磨工艺(CMP)常使脆弱的材料在此过程中损害。多孔性材料的机械性质与其孔隙率(porosity)有关，一般而言，较高的孔隙率可产生较低的介电常数，却也导致较差的机械性质，通常在后续工艺及/或封装阶段材料发生破裂(cracking)及/或剥离(peeling)。

造成破裂及/或剥离的原因之一是低介电常数介电层与其上层或下层的附着力不佳所造成，此附着力不佳的问题造成低介电常数介电层的用途受限，因此目前急需一种可增加低介电常数介电层的优点，而却减低其机械性质不佳造成的效应的方法。

发明内容

为解决现有技术中的上述问题，本发明提供一种半导体结构的形成方法，包括：提供一半导体基底；形成一介电层于该半导体基底上；通过化学气相沉积法形成一附着层于该介电层上，其中该附着层包括一起始层与一过渡层形成在该介电层上，该起始层形成于该过渡层下，且该过渡层至少具有一自该过渡层的底部至顶部逐渐改变的特性，该特性是该过渡层的组成；形成一低介电常数介电层于该附着层上，且该低介电常数介电层与该附着层在相同腔室中形成，其中该起始层、该过渡层、以及该低介电常数介电层都包括掺杂碳的氧化物；以及形成一镶嵌开口在该低介电常数介电层中。

本发明所述的半导体结构的形成方法，该特性包括碳浓度、氧浓度、硅浓度及其组合。

本发明所述的半导体结构的形成方法，该附着层及该低介电常数介电层是通过等离子增强化学气相沉积法形成。

本发明所述的半导体结构的形成方法，在形成该过渡层之前先形成该起始层，其中，逐渐改变形成该过渡层的工艺条件，使得形成该过渡层的底部的工艺条件与形成该起始层的工艺条件相同，且形成该过渡层的顶部的工艺条件大致上与形成该低介电常数介电层的工艺条件相同。

本发明所述的半导体结构的形成方法，在形成该过渡层期间打开等离子。

本发明另提供一种半导体结构的形成方法，包括：提供一半导体基底；形成一蚀刻停止层于该半导体基底上；通过化学气相沉积法在一腔室中形成一起始层于该蚀刻停止层上；逐渐的改变该起始层的工艺条件，以于该腔室中形成一过渡层在该起始层上，其中在形成该过渡层的工艺中，改变该过渡层的工艺条件以符合形成一低介电常数介电材料的工艺条件；在该腔室中，形成一低介电常数介电层于该过渡层上，其中该起始层、该过渡层、以及该低介电常数介电层都包括掺杂碳的氧化物；以及形成一镶嵌开口在该低介电常数介电层中。

本发明所述的半导体结构的形成方法，该蚀刻停止层在另一腔室中形成。