[发明专利]具有频率检测器的延迟计数器及其延迟计数方法

说明书

技术领域

本发明是有关于一种应用于存储器的延迟计数器，尤指一种具有频率检测器的延迟计数器与其延迟计数方法。

背景技术

随着信息产业的蓬勃发展，半导体元件的相关技术亦日益精进。为了提升随机存取存储器(random access memory，RAM)于写入/读取数据的速度，遂出现了双倍速数据传输(double data rate，DDR)技术的应用。应用这种技术的随机存取存储器即为所谓的双倍速随机存取存储器(DDR RAM)。一般上当微处理器欲存取存储器时，该微处理器会发读取信号至该存储器的控制电路，其中该读取信号和外部时钟同步。然而，已知技术会使用延迟计数器(LatencyCounter)耦接于该处理器和该控制电路之间，其是提供延迟时间(延迟周期数)于该读取信号，使得该存储器具有足够的时间来存取该特定地址。由于存储器的操作时钟的频率范围极宽，使得延迟计数器在高频和低频的操作下需具有不同的延迟周期数，即在高频下的延迟周期数较多，而在低频下的延迟周期数较少。但是由于电路本身即具有其内部的延迟，因此在高频的操作环境下，电路内部的延迟比该高频时钟信号的周期来得大时，已知延迟计数器便容易在该读取信号和该外部时钟具有些微不同步时输出错误的延迟周期数，使得该控制电路读取到错误的信号。针对较高存储器时钟频率以及较大延迟周期数所设计的延迟计数器便无法满足于较低存储器时钟频率以及较小延迟周期数的需求。

发明内容

因此本发明的主要目的在于提供一种具有频率检测器来调整延迟周期数的延迟计数器与其延迟计数方法，以解决上述已知的问题。

本发明的一实施例中提供一种应用于存储器的延迟计数器，用来延迟存储器存取控制信号。该延迟计数器包含有：时钟延迟模块，耦接于输入时钟，用来依据至少一延迟量延迟该输入时钟以产生延迟后输入时钟；频率检测器，耦接于该时钟延迟单元，用来检测该存储器中特定信号的频率以设定该延迟量；以及延迟控制信号产生模块，耦接于该延迟后输入时钟、该输入信号与该存储器存取控制信号，用来分别依据该延迟后输入时钟与输出时钟来输出对应该存储器存取控制信号的第一延迟后控制信号与第二延迟后控制信号，其中该第一延迟后控制信号的时序是早于该第二延迟后控制信号的时序。

本发明的一实施例中提供一种应用于存储器的延迟计数方法，用来延迟存储器存取控制信号。该方法包含有：依据至少一延迟量延迟该输入时钟以产生延迟后输入时钟；检测该存储器中特定信号的频率以设定该延迟量；以及分别依据该延迟后输入时钟与输出时钟来输出对应该存储器存取控制信号的第一延迟后控制信号与第二延迟后控制信号，其中该第一延迟后控制信号的时序是早于该第二延迟后控制信号的时序。

附图说明

图1为本发明应用于存储器的延迟计数器的一实施例的示意图。

图2为图1所示的延迟计数器应用在高频存取操作下的时序图。

图3为图1所示的延迟计数器应用在低频存取操作下的时序图。

图4是本发明延迟计数方法的一实施例的流程图。

[主要元件标号说明]

  100  延迟计数器  102  时钟延迟模块  102a～102g  可控制时钟延迟单元  104  频率检测器  106  延迟控制信号产生模块  106a～106g  暂存元件