[发明专利]用于形成半导体器件隔离结构的方法

说明书

相关申请的交叉引用

本发明要求于2006年6月29日提交的韩国专利申请号为10-2006-0059597的权益，该申请的内容全文引入作为参考。

背景技术

本发明涉及一种用于制造半导体器件的方法，更具体而言，涉及一种用于形成半导体器件的隔离结构的方法。

随着半导体制造技术发展，半导体器件的线宽随之减小。特别是，限定在有源区间的场区的线宽减小了并因此形成在场区(field region)中的沟槽的高宽比增加。因此，填充沟槽以形成隔离结构的工艺变得困难。

为了改善隔离结构的填充特性，用聚硅氮烷(polysilazane，PSZ)高密度等离子体(HDP)无掺杂硅酸盐玻璃(USG)来填充沟槽，。PSZ是一种通过旋涂来沉积的介电质上的旋涂(SOD)。然而，PSZ的湿法刻蚀速率是快速的且不均匀的。因而，当执行湿法刻蚀工艺时，有效场氧化物高度(effective field oxide height，EFH)变得不均匀。

为了解决这些缺点，用PSZ层来填充沟槽并将其凹陷到预定的深度，接着将HDP USG层沉积在所得到的结构上。以下将参照图1A至1L来描述该方法。

图1A至1L图示了一种用于形成闪存器件的隔离结构的典型方法。参照图1A，栅极氧化物层2、用于栅电极(浮动栅极)的多晶硅层3、缓冲氧化物层4、垫氮化物层5、以及用于硬质掩模的氧化物层6顺序地形成在衬底1上。参照图1B，氧化物层6、垫氮化物层5、缓冲氧化物层4、多晶硅层3、栅极氧化物层2、以及衬底1被刻蚀到预定的深度以形成沟槽7。参照图1C，执行氧化工艺来形成沿沟槽7的内表面的壁氧化物层8。参照图1D，HDP USG层9(以下称作HDP层)沉积在所得到的结构(包括壁氧化物层8)上，以填充沟槽7的一部分。参照图1E，PSZ层10形成在所得到的结构(包括HDP层9)上，以完全填充沟槽7。

参照图1F，执行化学机械抛光(CMP)工艺来去除形成在垫氮化物层5上的基于氧化物的材料。即，执行CMP工艺以通过将垫氮化物层5用作抛光停止层来去除PSZ层10、HDP层9、以及氧化物层6。执行清洁工艺以去除残留在垫氮化物层5上的基于氧化物的材料。通过清洁工艺在某种程度上减小PSZ层10的厚度。如所示，PSZ层10具有比垫氮化物层5更低的外形。参照图1G，执行湿法刻蚀工艺以使PSZ层10凹陷到预定的深度。

参照图1H，HDP层11沉积在得到的结构(包括PSZ层10)上，以填充沟槽7。该工艺补偿了因为在先前的湿法刻蚀工艺期间PSZ层11被快速地刻蚀而未被优化的EFH。参照图1I，执行CMP工艺以抛光HDP层11达到垫氮化物层5的顶部表面。因此，形成埋入沟槽的隔离结构12。参照图1J，使用磷酸(H₃PO₄)溶液来去除垫氮化物5。执行湿法刻蚀工艺或者干法刻蚀工艺以使HDP层11凹陷到预定的深度。因此，形成隔离结构12A。

参照图1K，用于间隔物的绝缘层被沉积在多晶硅层3上，包括凹陷的HDP层11。执行回蚀工艺以在多晶硅层3的两侧壁上形成间隔物13。在回蚀工艺期间，当形成间隔物13时，沿间隔物13的外形暴露的HDP层11的预定厚度有所损耗。在相邻多晶硅层3之间的隔离结构12B的一部分凹陷到预定深度。这使得能够防止由于相邻多晶硅层3之间窄的间隙而出现的寄生电容而导致的干扰。该干扰指闪存单元间的干扰。参照图1L，执行湿法刻蚀工艺以去除间隔物13。

用于形成闪存器件的隔离结构的典型方法具有以下缺点。如图1B中所示，通过将用于硬质掩模的氧化物层6、垫氮化物层5、缓冲氧化物层4、多晶硅层3、栅极氧化物层2和衬底1刻蚀到预定深度来形成沟槽7。因此，沟槽7的高宽比是高的。在图1H中，当HDP层11沉积在具有该高宽比的沟槽7中，在HDP层11中可能形成空隙。同样，由于在沉积HDP层11时多晶硅层3暴露于沟槽的内侧，所以多晶硅层3在沉积工艺中可能被损坏。

如以上参照图1F和1I所述，CMP工艺执行两次。两次CMP工艺可能导致HDP层11的凹形变形并且可能导致垫氮化物层5的过度损耗。凹形变形指HDP层11比其它部分更加凹陷，这是因为HDP层11的抛光量增加。

如以上参照图1K所述，当为了抑制相邻存储单元间的干扰而形成间隔物时，隔离结构凹陷到预定深度并且因此改变了EFH。此外，由于必须执行去除间隔物的工艺，所以整个工艺变得复杂。

发明内容