[发明专利]半导体元件埋入承载板的叠接结构及其制法

说明书

技术领域

本发明涉及一种半导体元件埋入承载板的叠接结构及其制法，特别涉及一种将半导体元件先埋入承载板，再叠接该承载板的结构及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈入多功能、高性能的研发方向，以满足半导体封装件高集成度(Integration)及微型化(Miniaturization)的封装需求，且为求提升半导体封装件的性能与容量，以符电子产品小型化、大容量与高速化的趋势，传统上多半将半导体封装件以多芯片模块化(Multi Chip Module；MCM)的形式呈现，此种封装件也可缩减整体封装件体积并提升电性功能，因而成为一种封装的主流，其在单一封装件的芯片承载件上接置至少两半导体芯片(semiconductor chip)，且每一半导体芯片与承载件之间均系以堆叠(stack)方式接置，而此种堆叠式芯片封装结构已见于美国专利第6,798,049号之中。

图1所示是美国专利第6,798,049号所揭示的CDBGA(Cavity-Down Ball Grid Array)封装件剖视图，其是在一电路板10上形成有一开口101，并在该电路板10的至少一面形成一具有电性连接垫11a及焊线垫11b(bound pad)的线路层11，在该开口101内结合两叠置的半导体芯片121、122，且该半导体芯片121、122之间通过一连接层13进行芯片电性连接，该半导体芯片122以例如金线的导电装置14电性连接至线路层11的焊线垫11b，再以封装胶体15填入电路板10的开口101中，并包覆半导体芯片121、122及导电装置14，且在该电路板的线路层11上形成有一绝缘保护层16，在该绝缘保护层16上形成有多个开口16a以显露出该电性连接垫11a，并在该绝缘保护层16的开口16a形成一例如锡球的导电元件17，以完成封装工艺。

然而，对于此类封装件而言，该堆叠的半导体芯片121及122以引线接合(Wire bond)的方式电性连接至线路层11，而引线接合的结构因线弧高度使得封装高度增加，如此即无法达到轻薄短小的目的。并且该半导体芯片121及122之间必须以芯片级连接的连接层13进行电性连接，即该半导体芯片121及122必须先进行芯片电性连接的叠接工艺，然后再进行封装工艺，其过程较为复杂而增加制造成本。

此外，通过堆叠的方式增加电性功能与模块化性能的方式，若要再提高，则必须再进行堆叠，如此一来将增加线路层11的复杂度，且也必须增加线路层11的焊线垫11b的数量，而在有限或固定的使用面积内要提高线路密度及焊线垫11b的数量，则用以承载半导体芯片121及122的电路板必须达到细线路，但通过细线路以达到缩小电路板面积的效果有限，且通过直接堆叠半导体芯片121，122的方式以增加电性功能与模块化性能，则因堆叠的芯片数量有限，并无法达到有效扩充增加电性功能的目的。

因此，如何提高多芯片模块化接置在多层电路板上的密度，减少半导体元件接置在多层电路板上的面积，进而缩小半导体封装体积，同时简化半导体封装工艺以及降低制造成本，已成为电路板业界的重要课题。

发明内容

鉴于前述现有技术的缺失，本发明的主要目的是提供一种半导体元件埋入承载板的叠接结构及其制法，可将半导体元件埋入承载板以成为一模块化结构。

本发明的又一目的，是提供一种半导体元件埋入承载板的叠接结构及其制法，可依需要弹性变换半导体元件的数量，而有较佳的组合变换弹性。

本发明的另一目的，是提供一种半导体元件埋入承载板的叠接结构及其制法，可有效利用承载板的空间以缩小模块化的体积。

本发明的再一目的，是提供一种半导体元件埋入承载板的叠接结构及其制法，可以简化半导体封装工艺，降低制造成本。