[发明专利]非易失性存储器件及其制造方法

说明书

技术领域

本发明涉及一种半导体存储器件及其制造方法，更具体地，涉及一种包括凹入型栅电极的半导体存储器件以及一种所述半导体存储器件的制造方法。

背景技术

随着近来半导体产品速度增加和小型化的开发，这样的半导体产品需要更高集成度和更高速度的半导体存储器件。因而，替代传统的平面结构，引入了具有三维结构的存储器件。例如，具有三维结构的半导体存储器件具有延伸入半导体基底的凹入型控制栅电极。

与传统的平面结构相比，这样具有三维结构的非易失性存储器件具有宽的沟道区并且因而具有高的运行速度。但是，具有三维结构的半导体存储器的集成度的增加具有限制。这是因为例如源区和漏区的掺杂区仍然在具有三维结构的半导体存储器件内占据宽的部分。具体地，在具有优良集成度的NAND结构的半导体存储器中，交替设置的源区和漏区具有宽的区，这妨碍了集成度的提高。

发明内容

本发明提供了一种允许高集成度的非易失性存储器件。

本发明还提供了一种制造非易失性存储器件的方法。

根据本发明的一个方面，提供了一种非易失性存储器件，其包括多个第一控制栅电极，各个第一控制栅电极形成得凹入半导体基底。多个第二控制栅电极以这样的方式形成，使得各个第二控制栅电极设置在多个控制栅电极的两个相邻的部分之间。多个第二控制栅电极形成于半导体基底上，在多个第一控制栅电极上方。多个第一存储节点膜分别设置在半导体基底和多个第一控制栅电极之间。多个第二存储节点膜分别设置在半导体基底和多个第二控制栅电极之间。

第一控制栅电极和第二控制栅电极被设置为NAND结构。

非易失性存储器件还包括：包围第一控制栅电极并且形成于靠近半导体基底表面的多个第一沟道区；和多个形成于靠近半导体基底表面，位于第二控制栅电极下方的多个第二沟道区。第一沟道区与第二沟道区连接。

非易失性存储器件还包括形成于半导体基底上的器件隔离层，使得半导体基底的有源区被界定为延伸穿过多个第一控制栅电极和多个第二控制栅电极。

根据本发明的一个方面，提供了一种制造非易失性存储器件的方法，其包括：形成凹入半导体基底内的多个存储节点膜；在多个第一存储节点膜上形成多个凹入半导体基底内的多个第一控制栅电极；在半导体基底上形成多个第二存储节点膜，各个第二存储节点膜设置在多个第一控制栅电极的相邻的两个之间；并且在多个第二存储节点膜上形成多个第二控制栅电极，在多个第一控制栅电极上方。

非易失性存储器件的制造方法还包括：在形成多个第一存储节点膜之前，在半导体基底上形成多个器件隔离层，以便界定延伸穿过多个第一控制栅电极和第二控制栅电极的半导体基底上的多个有源区。

附图说明

通过参照附图详细描述本发明的典型实施例，本发明的上述和其它特征和优点将变得更加显见，其中：

图1、3和5是根据本发明的典型实施例的用于解释非易失性存储器件及其制造方法的视图；

图2A、4A和6A是分别沿图1、3和5中图示的非易失性存储器件的A-A’线的截面图。

图2B、4B和6B是分别沿图1、3和5中图示的非易失性存储器件的B-B’线的截面图。

图2C、4C和6C是分别沿图1、3和5中图示的非易失性存储器件的C-C’线的截面图。

图2D、4D和6D是分别沿图1、3和5中图示的非易失性存储器件的D-D’线的截面图。

具体实施方式

此后，通过参照附图详细解释本发明的优选实施例，本发明将被详细描述。但是本发明可以以许多不同形式实施，不应理解为限于在此提出的实施例，而是提出这些实施例使得本公开彻底和完全，并且对本领域的技术人员完整地表达本发明的概念。在附图中，为了描述的便利起见，部件可以被夸大。

根据本发明的非易失性存储器件可以是EEPROM或闪存装置。闪存装置可以包括SONOS存储器件。

图1、3、5是用于解释根据本发明实施例的非易失性存储器件及其制造方法的视图。此后，将参照图5和6A至6D描述根据本发明实施例的非易失性存储器件。非易失性存储器件包括多个第一控制栅电极145和多个第二控制栅电极165。