[发明专利]晶体管非易失性存储器单元及其相关存储器阵列

说明书

技术领域

本发明涉及一种非易失性存储器单元(nonvolatile memory cell)，特别是涉及一种具有两个晶体管的非易失性存储器单元。

背景技术

图1A显示一典型的2-晶体管(2-transistors，以下称2T)非易失性存储器单元的布局图(layout)。2T非易失性存储器单元100包括第一晶体管110以及第二晶体管120。图1B为在图1A所示的2T非易失性存储器单元中的第一以及第二晶体管的剖面图(cross section)。如图1A以及图1B所示，第一以及第二晶体管分别具有：源极160以及漏极150，由其间的沟道170所分开；浮置栅极(floating gate)140，在沟道170上方靠近源极端；以及控制栅极130，在浮置栅极140及沟道170上方靠近漏极端。在图1A中，第一以及第二晶体管的源极160、浮置栅极140以及控制栅极130分别互相连接。第一以及第二晶体管的漏极150被隔离区180所隔离并电性连接至在电路的不同节点上。第一以及第二晶体管的所有物理特性完全相同，例如沟道宽度、沟道长度、栅氧化层厚度(厚度)、杂质剂量(implantation dosage)等等。

在典型的非易失性2T存储器单元中，一个晶体管主要用于执行存储器编程(programming)，而另一个晶体管主要用于执行存储器读取操作。每次当存储器处于编程时，陷阱(trap)将产生且通过源极-端热电子注入累积在编程沟道。在擦写(erase-and-program)周期后，这些累积的陷阱降低了编程效率，使得典型的非易失性2T存储器单元将遭遇到编程能力较差(weakprogram)的问题。

发明内容

有鉴于此，本发明提供一种2-晶体管(2T)非易失性存储器单元，包括第一晶体管以及第二晶体管。第一晶体管以及第二晶体管分别具有源极以及漏极，由其间的沟道所分开；在该沟道上方靠近该源极端的浮置栅极；以及在该浮置栅极及该沟道上方靠近该漏极端的控制栅极。第一以及该第二晶体管的源极、浮置栅极、以及控制栅极分别互相连接。此外，第二晶体管的驱动能力大于第一晶体管的驱动能力。

根据本发明所述的2-晶体管非易失性存储器单元，该第一晶体管用于存储器读取，该第二晶体管用于存储器编程。

根据本发明所述的2-晶体管非易失性存储器单元，该第二晶体管的沟道宽于该第一晶体管的沟道。

根据本发明所述的2-晶体管非易失性存储器单元，在该第一晶体管的该浮置栅极下方的沟道窄于在该第二晶体管的该浮置栅极下方的沟道。

根据本发明所述的2-晶体管非易失性存储器单元，在该第一晶体管的该控制栅极下方的沟道窄于在该第二晶体管的该控制栅极下方的沟道。

根据本发明所述的2-晶体管非易失性存储器单元，在该第一晶体管的该控制栅极下方的栅氧化层厚于在该第二晶体管的该控制栅极下方的栅氧化层。

根据本发明所述的2-晶体管非易失性存储器单元，该第一晶体管的临界电压高于该第二晶体管的临界电压。

根据本发明所述的2-晶体管非易失性存储器单元，该第一以及该第二晶体管的沟道宽度分别为0.5微米以及0.6微米。

根据本发明所述的2-晶体管非易失性存储器单元，该第一以及该第二晶体管的沟道宽度范围分别为0.22微米至0.3微米以及0.3微米至0.6微米。

根据本发明所述的2-晶体管非易失性存储器单元，在该第一晶体管的该浮置栅极下方的沟道长于在该第二晶体管的该浮置栅极下方的沟道。

根据本发明所述的2-晶体管非易失性存储器单元，在该第一晶体管的该控制栅极下方的沟道长于在该第二晶体管的该控制栅极下方的沟道。

本发明还提供一种存储器阵列，包括多个2-晶体管(2T)非易失性存储器单元，所述多个2-晶体管非易失性存储器单元中至少一个包括：

第一晶体管，具有源极以及漏极，由其间的沟道所分开；在该沟道上方靠近该源极端的浮置栅极；以及在该浮置栅极及该沟道上方靠近该漏极端的控制栅极，以及

第二晶体管，具有源极以及漏极，由其间的沟道所分开；在该沟道上方靠近该源极端的浮置栅极；以及在该浮置栅极及该沟道上方靠近该漏极端的控制栅极，

该第一以及该第二晶体管的该源极、该浮置栅极、以及该控制栅极分别互相连接且该第一晶体管的驱动能力低于该第二晶体管的驱动能力。

根据本发明所述的存储器阵列，所述多个2T非易失性存储器单元的至少另一个包括两个相同的晶体管。

根据本发明所述的存储器阵列，该第一晶体管用于存储器读取，该第二晶体管用于存储器编程。