[发明专利]半导体器件及其形成方法

说明书

技术领域

本发明关于集成电路，且特别关于具有应力源的MOS器件的结构及其形成方法。

背景技术

近年来半导体行业致力于缩小半导体器件尺寸、降低成本，提高半导体器件的速度、性能及密度。改变源/漏极间的沟道区长度可改变沟道区的电阻，进而影响晶体管的性能。特别是，缩短沟道区的长度可减少源极至漏极的距离，若在其它参数不变的条件下，便可增加源/漏极间的电流。

为了进一步提高MOS器件的性能，可对沟道区施加一应力来增加载流子的移动速率。一般而言，可对NMOS器件的沟道区施加一拉应力，而对PMOS器件的沟道区施加一压应力。

通常会在源/漏极区中外延生长SiGe以对沟道区施加一压应力，包括在半导体衬底上形成一叠置栅极，在叠置栅极的侧壁上形成间隔壁，沿着栅极间隔壁在硅衬底中形成凹槽，在凹槽中外延生长SiGe应力源并回火。因为SiGe的晶格常数大于硅，所以在回火过程后，SiGe会膨胀并对沟道区施加一压应力，而沟道区位于源极SiGe应力源及漏极SiGe应力源之间。同样地，在NMOS器件的沟道区中可形成SiC应力源，因为SiC的晶格常数小于硅，所以SiC会缩小并对沟道区施加一拉应力。

但传统的应力源形成方法会使MOS器件产生漏电流。应力源需有高锗或高碳浓度，但高锗或高碳浓度会产生许多缺陷，如漏电流及减小击穿电压。因此，为提供更好的应力源，业界急需针对应力源的形成方法加以改进。

发明内容

在本发明的一实施例中，提供一种半导体器件，包括一半导体衬底；一叠置栅极，设置于该半导体衬底上；一应力源，邻近于该叠置栅极，且至少一部分设于该半导体衬底中，其中该应力源包含一元素，可用来调整该应力源的晶格常数。该应力源包括一较低部分及一较高部分，其中该元素在较低部分占第一原子比例，在较高部分占第二原子比例，且该第二原子比例实质上大于该第一原子比例。

在本发明的另一实施例中，提供一种半导体器件，包括一半导体衬底，如硅；一叠置栅极，位于该半导体衬底上；一应力源，邻近于该叠置栅极，且至少一部分设于该半导体衬底中，其中该应力源包含硅及一元素，该元素选自下列元素所组成的组：锗及碳，且其中该元素占第一原子比例；以及一中间区域，在半导体衬底和应力源之间，其中该中间区域包含硅及该元素，且其中该元素占第二原子比例，该第二原子比例小于该第一原子比例。

根据所述的半导体器件，其中该第一原子比例介于约10％至25％之间，且其中该第二原子比例介于约25％至50％之间。

根据所述的半导体器件，其中该第二原子比例与该第一原子比例的差距大于约5％。

根据所述的半导体器件，其中该较高部分延伸至该半导体器件的沟道区底部下方。

根据所述的半导体器件，其中该较低部分和该较高部分的结实质上在各源/漏极结的空乏区外。

根据所述的半导体器件，其中该较低部分的厚度小于该应力源的1/3。

根据所述的半导体器件，其中该元素包括锗，且该半导体器件包括一PMOS器件。

根据所述的半导体器件，其中该元素包括碳，且该半导体器件包括一NMOS器件。

根据所述的半导体器件，其中该较低部分中，该元素的浓度由靠近该半导体器件的部分朝靠近该应力源的较高部分增加。

在本发明的另一实施例中，提供一种半导体器件的形成方法，包括：提供一半导体衬底；在该半导体衬底上形成一叠置栅极；在该叠置栅极的侧壁上形成一栅极间隔壁；在邻近该栅极间隔壁的半导衬底中形成一凹槽；以及形成一应力源，且至少有一部分在该凹槽中，其中该应力源包含一元素，可用来调整应力源的晶格常数。形成应力源的步骤包括：在该凹槽中形成一较低部分，其中该元素在较低部分占第一原子比例；以及在该较低部分上形成一较高部分，其中该元素在较高部分占第二原子比例，且该第二原子比例实质上大于该第一原子比例。

根据所述的形成半导体器件的方法，其中所述形成应力源的步骤包括外延生长。

根据所述的形成半导体器件的方法，其中所述形成较高部分的步骤包括逐渐地改变前驱物的流量，且该前驱物包含该元素。

根据所述的形成半导体器件的方法，其中该第一原子比例介于约10％至25％之间，且其中该第二原子比例介于约25％至50％之间。

根据所述的形成半导体器件的方法，其中该元素包括锗，且其中该方法还包括掺杂一p型杂质至一半导体器件的源/漏极区。

根据所述的形成半导体器件的方法，其中该元素包括碳，且其中该方法还包括掺杂一n型杂质至一半导体器件的源/漏极区。