[发明专利]电源电压供电电路

说明书

技术领域

本发明涉及一种供电电路，特别涉及一种电源电压供电电路。

背景技术

图1为现有一种主从式电源电压供电电路的电路图，其包括一信号输入端SCL1、一第一驱动装置10、一第二驱动装置20、一主电源V1、一备用电源V2、一P沟道金属氧化物半导体(P-channel metal oxide semiconductor，PMOS)晶体管M1及一N沟道金属氧化物半导体(N-channel metal oxide semiconductor，NMOS)晶体管M2。所述信号输入端SCL1提供一控制信号，所述主电源V1提供一主电源电压，所述备用电源V2提供一备用电源电压。

所述信号输入端SCL1连接所述第一驱动装置10及所述第二驱动装置20的输入端。所述第一驱动装置10的输出端与所述PMOS晶体管M1的栅极连接，所述第二驱动装置20的输出端与所述NMOS晶体管M2的栅极连接。所述PMOS晶体管M1的源极与所述备用电源V2连接，所述NMOS晶体管M2的源极与所述主电源V1连接。所述主电源V1及所述备用电源V2分别通过一电容(图未标号)接地，用于滤除杂讯。所述PMOS晶体管M1及所述NMOS晶体管M2的漏极作为电压输出端Vo。所述第一驱动装置10及所述第二驱动装置20可为NPN型或PNP型晶体管的组合电路。

当所述控制信号为高电平时，所述第一驱动装置10及所述第二驱动装置20的输出端输出高电平，此时所述PMOS晶体管M1及所述NMOS晶体管M2的栅极均为高电平，所述PMOS晶体管M1截止，所述NMOS晶体管M2导通，所述NMOS晶体管M2的漏极(即电压输出端Vo)输出所述主电源V1的主电源电压。如果所述控制信号被切换为低电平，所述第一驱动装置10及所述第二驱动装置20的输出端则输出低电平，此时所述PMOS晶体管M1导通，所述PMOS晶体管M1的漏极(即电压输出端Vo)输出所述备用电源V2的备用电源电压，所述NMOS晶体管M2截止。

现有技术主从式电源电压供电电路的理想状态是所述PMOS晶体管M1及所述NMOS晶体管M2根据所述控制信号的状态轮流导通，并输出所述主电源电压或所述备用电源电压。但是由于制造工艺的问题所述PMOS晶体管M1及所述NMOS晶体管M2的参数并不完全相同，从而使所述PMOS晶体管M1及所述NMOS晶体管M2在开启和关断时序上出现偏差，不能实现轮流导通。更为严重的是，由于不是轮流导通，所述PMOS晶体管M1及所述NMOS晶体管M2会出现导通的交叠时间(即有一段时间均处于导通状态)，这样造成电源电压由所述主电源V1切换到所述备用电源V2时，有比较大的电流从V1流进V2，导致所述PMOS晶体管M1或所述NMOS晶体管M2被烧毁。

发明内容

鉴于上述内容，有必要提供一种可防止主电源与备用电源切换时产生过流的电源电压供电电路。

一种电源电压供电电路，其包括一信号输入端、一PMOS晶体管、一第一NMOS晶体管、一主电源、一备用电源、一驱动电路及一隔离电路，所述信号输入端与所述PMOS晶体管的栅极连接，所述隔离电路连接在所述信号输入端与所述第一NMOS晶体管的栅极之间，所述驱动电路与所述隔离电路并联连接，所述PMOS晶体管的源极与所述备用电源连接，所述第一NMOS晶体管的源极与所述主电源连接，所述PMOS晶体管及所述第一NMOS晶体管的漏极作为电压输出端，所述信号输入端输入的控制信号为高电平时，所述隔离电路导通使所述控制信号传送至所述第一NMOS晶体管的栅极，所述电压输出端输出所述主电源电压，所述信号输入端输入的控制信号为低电平时，所述隔离电路阻隔所述控制信号传送至所述第一NMOS晶体管的栅极，所述驱动电路接收所述控制信号后将所述第一NMOS晶体管的栅极拉低为低电平，所述电压输出端输出所述备用电源电压。

相较现有技术，所述驱动电路可以通过侦测所述PMOS晶体管栅极所达到的电平，也即侦测所述PMOS晶体管的开启或关断，然后迅速关断或迅速开启所述第一NMOS晶体管，由此实现所述PMOS晶体管及所述第一NMOS晶体管轮流导通，防止所述主电源切换到所述备用电源时，有较大的电流由所述主电源流进所述备用电源而造成所述PMOS晶体管或所述第一NMOS晶体管烧毁。

附图说明

下面参照附图结合具体实施方式对本发明作进一步的描述。

图1为现有技术电源电压供电电路的电路图。

图2为本发明电源电压供电电路的较佳实施方式的电路图。

图3为本发明电源电压供电电路的较佳实施方式的电路仿真图。

具体实施方式