[实用新型]高速串行时分复用总线

权利要求书

1、高速串行时分复用总线，与通信系统的主模块和从模块连接；所述的主模块和从模块均包含ST-BUS总线控制器、半双工同步通信控制器；其中：主模块的ST-BUS总线控制器发起并维护ST-BUS，从模块的ST-BUS总线控制器按照所分配的时隙进行工作；所述的半双工同步通信控制器还包括介质访问控制层和逻辑链路控制层，主模块的半双工同步通信控制器发起并维护该通信链路，介质访问控制层采用令牌传递总线方式，逻辑链路控制层采用高级数据链路控制协议；其特征在于，所述的总线与所述的ST-BUS总线控制器、半双工同步通信控制器双向连接；

所述的总线包括：

帧同步信号线由主模块发出；

位同步信号线C_i：由主模块发出，各从模块接收，用于同步接收数据；

下行数据线ST_O：由主模块发出，各从模块严格按所配置的时隙从下行数据ST_O上接收数据；

上行数据线ST_i：各从模块严格按所配置的时隙发送数据到上行数据线STi上；

半双工同步通信时钟线CLK：主模块发出，各从模块接收；

半双工同步通信数据线DATA_b：各模块采用令牌传递总线方式占用信道。

2、根据权利要求1所述的高速串行时分复用总线，其特征在于，所述的ST-BUS总线控制器使用支持LVDS接口的可编程逻辑单元实现，在各模块与设备总线接口处使用支持BLVDS接口的缓冲器进行隔离和驱动。

3、根据权利要求1所述的高速串行时分复用总线，其特征在于，所述的半双工同步通信控制器由各主从模块中已嵌入串行通信控制器，并支持HDLC协议的嵌入式微处理器与支持LVDS接口的可编程逻辑单元共同实现；或者使用通用嵌入式微处理器控制专用串行通信控制器芯片结合支持LVDS接口的可编程逻辑单元FPGA共同实现，并在各模块与设备总线接口处使用支持BLVDS接口的缓冲器进行隔离和驱动。

4、根据权利要求1所述的高速串行时分复用总线，其特征在于，所述的帧同步信号线的周期为125us，其脉冲宽度随速率不同而不同。

5、根据权利要求1所述的高速串行时分复用总线，其特征在于，所述的半双工同步通信时钟线CLK的速率为64Kbps～2.048Mbps。

6、根据权利要求1所述的高速串行时分复用总线，其特征在于，所述的半双工同步通信数据线DATA_b的速率为64Kbps～2.048Mbps。

7、根据权利要求1所述的高速串行时分复用总线，其特征在于，所述的总线由六对线构成。