[发明专利]包括环状栅沟槽的功率半导体器件

说明书

相关申请

本申请基于并要求2005年1月27日提交的美国临时申请60/647,728的权利， 该临时申请的题目为无尖端沟槽设计，据此要求其优先权且其公开内容作为参考结 合于此。

发明背景

参见图1，根据现有技术的功率半导体器件包括多个隔开的栅沟槽3，每个栅 沟槽3都具有衬于其侧壁的栅绝缘体(典型地由二氧化硅构成)、以及配置于其内 的栅电极7。现有技术的器件中的栅沟槽3具有终端9。在公知的设计中，栅总线 11(为了更好的图示而清楚地标为透明的)设置于每个栅沟槽3的至少一端9上并 在该处与栅电极7电连接。

通常的商业惯例是在将功率半导体器件送到最终用户之前鉴定该器件的等级。 为了实施电压击穿鉴定，对器件施加，例如，某个屏蔽电压。

可以看到终端9的栅绝缘5是过早击穿的根源。因此，调低屏蔽电压以在测试 和质量评定期间避免过早击穿。由此，在屏蔽和质量评定过程中难以分离具有沟槽 缺陷及类似缺陷的器件。

因此，期望减少或消除过早栅绝缘击穿，以便提高等级鉴定和质量评定工艺。

发明内容

根据本发明的功率半导体器件包括第一导电率的漂移区、漂移区之上的第二导 电率的基区、从基区延伸到漂移区的多个环状沟槽、形成在至少与基区邻近的每个 环状沟槽中的栅绝缘层、以及位于每个环状沟槽内的环状栅电极。

可以发现，通过使用环状沟槽，栅绝缘的击穿位置移向有源区。由此，能够使 器件具有更高的屏蔽电压。更高的屏蔽电压可以有效地清除具有缺陷沟槽的器件或 类似的器件。从而，提高了等级鉴定和质量评定工艺。

在本发明的优选实施例中，每个环状沟槽包括两个隔开的平行沟槽以及两个连 接两个平行沟槽以形成环状沟槽的弧形连接沟槽。栅总线优选设置在连接沟槽之一 的至少一部分之上并且电连接到栅电极。在优选实施例中，通过有源区使环状沟槽 彼此隔开，并且每个环状沟槽包括位于其内部区域中的有源区。

通过下面对本发明结合附图的说明，本发明的其它特点和优点会变得很明显。

附图说明

图1显示了根据现有技术的功率半导体器件一部分的俯视图。

图2显示了根据本发明优选实施例的功率半导体器件一部分的俯视图。

图3显示了根据本发明的器件沿图2中3-3线的截面图，见箭头方向。

图4显示了失效后的现有技术的器件的显微图，该图显示了栅绝缘的失效位置 在栅沟槽的终端。

图5显示了根据本发明的器件的显微图，该图显示了栅绝缘的失效位置在有源 区中。

具体实施方式

_参见图2和3，根据本发明实施例的功率半导体器件包括第一导电率(例如， N型)的漂移区10、漂移区10之上的第二导电率(例如，P型)的基区12、通过 基区12延伸到漂移区10的多个环状沟槽14、形成在至少与基区12邻近的每个环 状沟槽14中的栅绝缘层16，以及位于每个环状沟槽14内的环状栅电极18。

根据本发明，每个环状沟槽14包括两个隔开的平行沟槽14’、以及两个相对 的连接平行沟槽14’的连接沟槽14”。

根据本发明的器件进一步包括邻近每个环状沟槽14的每个平行沟槽14’的体 区域12上的第一导电率的导电区域22。此外，除比体区域12(例如，p⁺)电阻率 更低的区域之外的第二导电率的高导电率区域24形成于两个相对导电区域22之间 的体区域12中。

导电区域22通常作为有源区的一部分。如图所示，在优选实施例中，每个环 状沟槽14通过有源区彼此隔开，并且包括位于内部区域15内的有源区。此外，在 本发明的优选实施例中，连接沟槽14”为弧形。

在优选实施例中，栅总线20(部分呈现为透明以便更好的显示)设置在每个 环状沟槽14的一个连接沟槽14”的至少一部分上并电连接到设置于其内的栅电极 18。此外，优选地，每个环状沟槽14具有弧形底部，并且厚绝缘体26(比栅绝缘 16厚)覆盖该弧形底部。优选地，漂移区10为外延形成的半导体主体，其位于相 同半导体材料和相同导电率的衬底28之上。

根据本发明的器件进一步包括欧姆连接到导电区域22和高导电率区域24的第 一功率电极30，以及电连接到衬底28的第二功率电极32。