[发明专利]形成具有不对称电介质区域的半导体器件的方法及其结构

说明书

技术领域

本发明总的涉及半导体器件，更具体地说涉及具有非对称电介质区域的半导体器件。

背景技术

诸如MOSFET(金属氧化物半导体场效应晶体管)的半导体器件可以具有非对称的掺杂源极和漏极区以增加驱动电流并减少宇称(parity)。在现有技术中，非对称的源极和漏极掺杂区可以具有不同的掺杂剂或不同数量的注入区。此外，为了形成不同的掺杂剂区域，栅电极两侧上的间隔件可以具有不同的形状或尺寸。虽然这些现有技术允许增加驱动电流，但是为了形成这些非对称掺杂的半导体器件，要采用另外的加工步骤，从而不期望地增加了循环时间。因此，需要获得非对称掺杂的源极和漏极区的优点而又不会显著增加循环时间。

发明内容

根据本发明的一个方面，提供了一种用于形成半导体器件的方法，该方法包括：形成半导体衬底；在该半导体衬底上形成具有第一侧面和第二侧面的栅电极；在栅电极之下形成栅极电介质，其中栅极电介质具有位于栅电极之下并邻近栅电极的第一侧面的第一区域、位于栅电极之下并邻近栅电极的第二侧面的第二区域、以及位于栅电极之下并介于第一区域和第二区域之间的第三区域；其中第一区域比第二区域薄，第三区域比第一区域薄且比第二区域薄。

根据本发明的另一个方面，提供了一种用于形成半导体器件的方法，该方法包括：提供半导体衬底；在该半导体衬底上形成电介质层；在该电介质层上形成栅电极，其中该栅电极具有第一侧面和与第一侧面相对的第二侧面；向栅电极的第一侧面和半导体衬底的第一区域注入氧化增强核素，其中该第一区域位于栅电极之下并且邻近栅电极的第一侧面；以及将半导体衬底的第一区域转换为第一电介质，将半导体衬底的第二区域转换为第二电介质，其中该第二区域位于栅电极之下并且邻近栅电极的第二侧面，其中第一电介质的厚度大于第二电介质的厚度。

根据本发明的另一个方面，提供了一种半导体器件，包括：半导体衬底；半导体衬底上具有第一侧面和第二侧面的栅电极；以及位于栅电极之下的栅极电介质，其中栅极电介质具有位于栅电极之下并邻近栅电极的第一侧面的第一区域、位于栅电极之下并邻近栅电极的第二侧面的第二区域、以及位于栅电极之下并介于第一区域和第二区域之间的第三区域，其中第一区域比第二区域薄，第三区域比第一区域薄且比第二区域薄。

附图说明

通过举例来说明本发明，但本发明不限于附图，在附图中相同的附图标记表示相似的元素。

图1示出在根据本发明的实施例注入氧化增强核素(species)时工件一部分的截面视图；

图2示出在按照本发明的实施例注入氧化增强核素之后的图1的工件；

图3示出在按照本发明实施例形成电介质层之后的图2的工件；

图4示出在按照本发明实施例进行额外的处理以形成半导体器件之后的图3的工件；

图5示出在按照本发明实施例注入氧化减弱(reduction)核素时的图2的工件；

图6示出在按照本发明实施例注入氧化减弱物质之后的图5的工件。

本领域的技术人员应当理解，附图中的元素是为简单和清楚起见而示出的，不一定按比例绘制。例如，附图中某些元素的尺度可以相对于其它元素夸大，以帮助理解本发明的实施例。

具体实施方式

图1示出执行掺杂时工件10的一部分的截面视图，该工件具有半导体衬底12、第一电介质层14、栅电极16、源极区18和漏极区20。工件10是半导体晶片的一部分，并且将经历各种处理以形成半导体器件。半导体衬底12可以是任何半导体材料或材料的组合，如砷化镓、硅锗、绝缘体上硅(SOI)(例如完全耗尽的SOI(FDSOI))、硅、单晶硅等以及上述材料的组合。第一电介质层14可以是二氧化硅、高介电常数(hi-k)电介质(如氧化铪或氧化锆)等，或它们的组合。在一个实施例中，第一电介质层14是氧化铪，其中底层是二氧化硅，它可以是天然的二氧化硅。尽管如图1所示第一电介质层14没有被构图，但是其可以被构图。例如，可以在对栅电极层构图以形成栅电极16时去除第一电介质层14的不在栅电极16之下的部分。栅电极16可以是任何合适的材料，如多硅(其随后可以被掺杂)、金属栅极等，或它们的组合。第一电介质层14和栅电极16通过任何合适的过程如热氧化、化学汽相沉积(CVD)、物理汽相沉积(PVD)等以及它们的组合来形成。本领域的技术人员应当认识到，源极区18和漏极区20可以交换，从而源极区18位于栅电极16的右侧，而漏极区20位于栅电极16的左侧。在一个实施例中，在处理的该时刻还没有掺杂以便在源极区18或漏极区20中形成源极和漏极区。换句话说，还没有进行延伸或晕环注入。