[发明专利]半导体集成电路

说明书

技术领域

[0001]本发明，涉及一种半导体电路设计时，抽出自动设置布线时生成的寄生元件的寄生元件抽出的，特别是有关CMP(ChemicalMechanical Polishing)中，为了完全平整处理布置了电路的半导体衬底，在LSI布图设计时设置了虚拟图案的半导体集成电路。

背景技术

[0002]伴随着近年半导体装置的高密度化和高集成化的期望，在半导体电路的制造工序中，要求了更精细的图案形成。一般的，高密度化和高集成化了的半导体装置，具有在衬底上多层设置由绝缘膜分离的布线层的多层布线构造的很多。构成这样的半导体装置的布线层在上述制造工序中的曝光工序中各自被精细的图案化是必要的。这时，设置图案掩模的衬底表面具有凸凹平整度低的话，就会产生曝光工序的解像度降低无法形成精细图案的问题。在CMP中也是，在某一层布线层在布线混杂度产生大的差的话，完全平整衬底表面的处理是困难的。也就是，为了使干蚀刻工序之际晶片上的各芯片中经常使蚀刻处理状态一定，不得不在布线混杂度低的布线区域设置称之为虚拟布线的虚拟图案(又称之为虚拟金属)而使各芯片的面积率(开口率)一定。

[0003]另一方面，在布线间隔宽的地方，插入虚拟图案，但是由于这个图案的存在对周围布线产生了附加的电容，其结果，成为了引起信号布线图案的电容变化的动作不良及干扰发生等的原因，给予电路特性以影响。现在的高性能半导体集成电路中，线路布置设计时降低布线之间的电容是重要的课题。还有，即便是由于虚拟图案的插入而产生的附加电容的情况中也要尽可能的降低，还有使附加电容均匀，从脉冲收敛的观点而言是非常重要的课题之一。

[0004]为了降低因为虚拟图案的存在而产生的附加电容，可以采用尽可能远离布线图案的方式解决。然而，原本是在进行布线的间隙设置虚拟布线为目的的，在与布线图案之间能够设置的距离是有限制的。还有，对于任意的布线图案一律都相距一定距离的情况，从附加电容的大小依赖于布线图案的关系而言，附加电容是不均匀的。因此，以前的虚拟图案插入技术，如专利文献3中，记载了对应于信号布线图案的宽度设定其信号布线图案和虚拟图案之间的距离，若达不到这个设定距离的情况就限定不设置虚拟图案。根据这个方法，不只是可以防止局部的虚拟金属的占有率(开口率)的降低，还可以防止因为虚拟图案的插入引起的既存布线图案中信号性能的劣化。还有，如专利文献2所述的那样，还有通过使处于不同层的虚拟图案的位置不相互重叠的设置，降低附加电容的技术。通常，附加了大电容的情况，是图案之间在上下层重叠的情况和同层间左右邻接的情况。相反，在不同布线层上下不重叠而在对角方向设置图案的情况中，这两个图案之间基本上不产生电容。利用了这种物理现象的是专利文献2的发明。

[0005]另一方面，为了均匀附加电容，相对于布线图案经常保持相同的虚拟图案邻接位置是一种解决策略。以前的虚拟图案插入技术，在专利文献1中，记载了将虚拟图案自身制成十字形状，这个十字形状的突出部分为可以任意改变的。根据这项技术，对于这些十字形状的虚拟图案，在它的上层或下层的布线层上形成的既存布线图案无论在何处，也可以使这个既存布线图案上产生的附加电容基本均匀。还有，即便是既存图案无法设置于布线格子中的情况，通过任意改变十字形状的突出部分的长度，就能够自在地设定虚拟图案和布线图案之间的所规定值，并且使各布线间隔均匀成为可能。

(专利文献1)专利公开平6-61230(第三页第1图)

(平6＝1994年)

(专利文献2)专利公开2002-231815(第五页第1图)

(专利文献3)专利公开2003-282569(第九页第1图)

(发明所要解决的课题)

[0006]然而，专利文献1的技术中，可以使由于虚拟图案的存在引起的上层或者是下层的布线层的既存布线图案中产生的附加电容基本一致，而为了将虚拟图案形成为十字形状，数据量增大。例如，相对于四个顶点能够形成的矩形虚拟图案，要将十字形状用顶点坐标表示的话就要十二个顶点。从虚拟图案比通常信号布线图案多的关系上，与矩形虚拟图案相比十字形状虚拟图案的数据量增加两倍以上。又因为数据量增大的话计算机处理也要变难，最好是少量的数据。再有，专利文献1的技术中，十字形状的虚拟图案，因为是和与它同一布线层的信号布线图案平行设置的，产生了由于虚拟图案存在引起的这个信号布线图案上产生的附加电容变大。