[发明专利]控制时钟分配域的时钟分配的顺序

说明书

技术领域

本发明的实施例涉及微处理器领域，更具体地，涉及时钟分配。

背景技术

随着高性能微处理器的速度变得越来越快，具有可靠的时钟发生是有利的。通常将时钟信号传送到处理器内核内的几个电路元件。当改变处理器的电源状态时，时钟分配网络会经历从待用状态到工作状态的转变，反之亦然。这些转变可以导致大的系统电源扰动，该扰动会对灵敏度或处理器上的混合信号电路产生不利影响。

致力于解决时钟分配的转变的问题的现有技术具有许多缺点。一种技术是构建特殊的电路以抵抗电源扰动。该技术是昂贵的，需要额外的硅面积。它还不能灵活到足以应对各种扰动现象。

附图说明

通过参考以下说明和用于示出本发明的实施例的附图可以最好地理解本发明的实施例。在附图中：

图1A是示出其中可以实施本发明的一个实施例的一个系统的示图；

图1B是示出根据本发明的一个实施例的处理器内核的示图；

图2是示出根据本发明的一个实施例的时钟分配定序器的示图；

图3是示出根据本发明的一个实施例的从待用状态到工作状态的时钟分配的顺序的时序图；

图4是示出根据本发明的一个实施例的从工作状态到待用状态的时钟分配的顺序的时序图；

图5是示出根据本发明的一个实施例的控制时钟分配的顺序的过程的流程图。

具体实施方式

本发明的实施例是一种控制对电路的时钟分配的技术。调度器(scheduler)根据电路的状态情况对到电路中的多个时钟分配域(clock distribution domain(CKDOM))的时钟信号的时钟分配的顺序进行安排。控制器根据所安排的顺序进行控制从而使能到CKDOM的时钟分配。

在下面的说明中，将阐述大量的具体细节。然而，应该理解的是可以在没有这些细节的情况下实施本发明的实施例。在其它情况下，没有示出公知的电路、结构以及技术以避免混淆对本说明书的理解。

将本发明的一个实施例描述为一种过程，通常将该过程示为流程图、作业图、结构图或方框图。虽然流程图可以将多个操作描述为按顺序进行的过程，但也可以并行或同时执行多个操作。另外，可以重新安排操作顺序。当其操作完成时将过程终止。过程可对应于方法、程序、工序、制造或生产的方法，等等。

本发明的一个实施例是一种控制对电路的时钟分配的技术。该电路包括多个时钟分配域(CKDOM)。每一CKDOM使用由时钟发生器提供的时钟信号。时钟定序器控制到CKDOM的时钟分配的顺序，使得每一CKDOM在电路改变其状态情况时一次一个地接收使能或禁止控制信号以使能或禁止其时钟信号。通过根据所安排的顺序来分配时钟信号，减小存在于电路中的电源扰动、电流冲击或噪声，在电路的状态改变期间提供可靠的操作。

图1A是示出其中可以实施本发明的实施例的系统10的示图。系统10包括处理器20、芯片组30和主存储器40。系统10可以包括其它元件，例如大容量存贮器(例如，光盘只读存储器、硬盘)、输入/输出器件(例如，鼠标、键盘、监视器)，以及其它芯片组。

处理器20表示具有时钟分配的任何集成电路。其可以包括大的、密集的或高功率的器件。这些器件的例子可以是微处理器、媒体处理器、网络器件、芯片组、图形处理器等等。当其为微处理器时，处理器20可以是具有任何结构类型的中央处理单元，例如使用超线程技术、安全技术或虚拟化技术的处理器、单核处理器、多核处理器、嵌入式处理器、移动处理器、网络处理器、微控制器、数字信号处理器、超标量计算机、矢量处理器、单指令多数据(SIMD)计算机，复杂指令集计算机(CISC)、精简指令集计算机(RISC)、超长指令字(VLIW)、或混合结构。它包括处理器内核25和基准时钟源28。处理器25包含具有顺序的时钟分配控制功能性的电路。基准时钟源28向处理器内核25提供稳定的时钟信号。基准时钟源28的例子可以包括与外部晶体振荡器连接的电路或其它任何的时钟源。