[发明专利]具有原位嵌入的纳米层以改善机械性能的低k电介质CVD膜形成工艺

说明书

技术领域

本发明涉及由一个或更多个电介质材料构成的电介质叠层，每个电介质材料具有约3.0或更低、优选约2.7或更低的较低的介电常数，其中，在电介质材料中的至少一个中存在一个或更多个纳米层。纳米层的存在提高叠层内的电介质材料的机械性能。本发明还涉及包含本发明的电介质叠层的诸如互连结构的半导体结构。本发明还涉及本发明的电介质叠层的制造方法。

背景技术

在微电子器件的制造中，集成电路利用用于使器件内的各区域互连以及用于使集成电路内的一个或更多个器件互连的多层次布线结构。常规上，形成互连结构从形成低布线层次开始，随后淀积层次间电介质层，然后是第二布线层次，其中，第一和第二布线层次可通过一个或更多个填充金属的通路被连接。

诸如二氧化硅(SiO₂)的层次间和/或层次内电介质(ILD)被用于使有源元件和不同的互连信号路径相互电隔离。通过在ILD层内形成的通路进行不同的互连层次之间的电连接。一般地，通路填充有诸如铜、铝或钨的金属。

最近，对于用低介电常数(“低k”)材料代替SiO₂作为互连结构中的层次内和/或层次间电介质存在很大的兴趣。“低k”意味着具有低于二氧化硅的介电常数(例如，在真空中测量时k小于约4.0)的电介质材料(有机或无机)。低k材料的例子包括：诸如热固性聚芳醚(polyarylene ether)的包含C、O和H的原子的有机电介质；和包含Si、O和H的原子和任选的C的无机电介质。后者的例子包含掺杂碳的氧化物(也称为“SiCOH”)、硅倍半氧烷(silsesquioxane)、有机硅烷和其它的类似的含Si材料。

由于低k材料降低互连电容，因此希望使用低k材料作为互连结构中的绝缘体。因此，低k材料增加信号传播速度，同时减少互连结构中的串扰噪声和功率耗散。

使用低k材料的主要问题在于，它们缺少机械刚度并在受到热和机械应力时容易断裂。即，现有技术中的低k电介质表现出较高的断裂(crack)速度(在1.2μm的膜厚的情况下为约1E-10米/秒或更大的量级)和应力(约60MPa或更大的量级)，同时表现出低较的模量(约7.5GPa或更低的量级)和硬度(约1GPa或更低的量级)。随着材料的介电常数降低，这些机械性能变得更差。例如，多孔低k材料的断裂速度、应力、模量和硬度比其相应的非多孔低k材料差。

经过较长的时间，低k电介质的较差的机械性能会导致器件失效或劣化。例如，具有较高的断裂速度的电介质膜在进一步的处理和使用中具有较高的在所述膜内形成断裂(crack)的趋向，这大大降低包含这种膜的半导体器件的可靠性。

已在现有技术中通过对膜进行淀积后处理实现了低k电介质的改进的机械性能。例如，使用热、UV光、电子束辐射、化学能或它们的组合的固化或处理已被用于使低k电介质材料稳定以及提高其机械性能。虽然这些淀积后处理是可能的，但它们增加额外的处理步骤并由此增加电介质膜的制造成本。

与断裂形成相关的上述问题不仅仅限于低k电介质，而是适用于受到热和机械应力时变得易碎的其它材料。

鉴于以上说明，存在提供电介质叠层的需求，其中，在不需要对电介质叠层进行任何淀积后处理的情况下诸如断裂速度、应力、模量和硬度的机械性能就可得到提高。

发明内容

本发明提供具有约3.0或更小、优选约2.7或更小的有效介电常数k的低k电介质叠层，其中，叠层的机械性能在不明显增加叠层内的膜的介电常数的情况下得到改善。机械性能的改善在不需要使本发明的电介质叠层经受任何后处理步骤的情况下得到实现。

特别地，本发明提供包含至少一个低k电介质材料和存在于至少一个低k电介质材料内的至少一个纳米层的低k电介质叠层。术语“纳米层”在本发明中被用于表示厚度处于纳米范围的层。

本发明的纳米层是原位形成的，并且它们一般包含至少Si和O的原子和任选的C、N和H。本发明的纳米层的示例性例子包含但不限于：SiCOH、SiCOHN、SiO₂、SiCOH、SiON、SiCO_x或它们的多个层。

广义上，本发明提供一种电介质叠层，该电介质叠层包括具有约3.0或更小的介电常数的至少一个电介质材料和至少包含Si和O的原子的至少一个纳米层，该纳米层存在于至少一个低k电介质材料内或与其直接接触。

本发明还涉及包含本发明的电介质膜作为层次间或层次内电介质、保护层和/或硬掩模/抛光停止层的诸如互连结构的电子结构。