[发明专利]半导体集成电路装置用研磨剂、研磨方法及半导体集成电路装置的制造方法

说明书

技术领域

本发明涉及半导体集成电路装置的制造工序中所用的研磨技术。本发明更具体涉及适合用于将多层配线形成工序中的电容器、栅电极和其它元件所用的含多晶硅膜的被研磨面平坦化的研磨剂以及半导体集成电路装置的制造工序中所用的含多晶硅膜的被研磨面的研磨技术。

背景技术

近年来，随着半导体集成电路装置的高集成化和高机能化，需要开发用于精细化和高密度化的精细加工技术。特别是，基于化学机械研磨法(ChemicalMechanical Polishing：以下称为CMP)的平坦化技术的重要性正在不断提高。

例如，随着半导体集成电路装置的精细化和配线的多层化的发展，制造工序中的各层的表面凹凸(高度差)容易变大，为了防止该高度差超出光刻的焦点深度而无法获得足够的分辨率的问题，CMP是不可缺少的技术。CMP具体被用在层间绝缘膜(ILD膜：Inter-Level Dielectrics)的平坦化、浅槽隔离(STI：Shallow Trench Isolation)、钨插塞(Tungsten plug)形成、由铜和低介电常数膜构成的多层配线形成工序等中。这样的情况下，多晶硅膜大多被用于电容器、栅电极和其它元件，含多晶硅膜的被研磨面的平坦化也采用CMP。

以往，半导体集成电路装置的制造工序中，进行含多晶硅膜的被研磨面的平坦化时，一般在作为研磨对象的多晶硅膜的下层制成作为阻挡层的二氧化硅膜或氮化硅膜，通过增大多晶硅膜的研磨速度和二氧化硅膜或氮化硅膜的研磨速度的比值(以下，也将(A的研磨速度)/(B的研磨速度)称为“A和B的研磨速度比”)，在阻挡层露出时可以实现被研磨面的平坦化。

该含多晶硅膜的被研磨面的平坦化使用Cabot公司制SS系列的含热解法二氧化硅、水、氢氧化钾的研磨剂，但该研磨剂也在ILD的平坦化中被用于研磨二氧化硅膜的用途，使用于阻挡层采用二氧化硅膜时的被研磨面的平坦化的情况下，二氧化硅膜的研磨速度大，存在多晶硅膜和二氧化硅膜的研磨速度比小的问题。另外，该研磨剂的多晶硅膜和氮化硅膜的研磨速度比也小，用于阻挡层采用氮化硅膜的含多晶硅膜的被研磨面的平坦化时也存在问题。

针对这些问题，作为适合于含多晶硅膜的被研磨面的平坦化的研磨用组合物，专利文献1中提出了研磨剂由热解法二氧化硅或胶态二氧化硅中的至少1种研磨颗粒和作为碱性化合物的胺构成的研磨用组合物。该专利文献的研磨用组合物在使用二氧化硅膜作为阻挡层的情况下，多晶硅膜和二氧化硅膜的研磨速度比大，被认为是适合于含多晶硅膜的被研磨面的平坦化的研磨剂。此外，该研磨剂用组合物的多晶硅膜和氮化硅膜的研磨速度比也大，被认为也可以实现阻挡层采用氮化硅膜的被研磨面的平坦。

然而，这样的特性的研磨剂在进行多层配线形成工序中的电容器、栅电极和其它元件所用的含多晶硅膜的被研磨面的平坦化时，使用氮化硅作为阻挡层，必须研磨位于其上的多晶硅膜和二氧化硅膜，这种情况是不理想的。即，因为二氧化硅膜的研磨速度比多晶硅膜的研磨速度小，所以达到作为阻挡层的氮化硅膜之前的二氧化硅膜的研磨除去上产生问题。对于这样的层结构，需要二氧化硅膜的研磨速度充分大至接近多晶硅膜的研磨速度的程度，氮化硅膜的研磨速度与多晶硅膜的研磨速度相比足够小，但上述特性的研磨剂无法满足该条件。

专利文献1：日本专利第3457144号(实施例)

专利文献2：日本专利特开平11-12561号公报

专利文献3：日本专利特开2001-35818号公报

发明的揭示

本发明的目的在于提供解决上述问题的半导体集成电路装置的制造中用于研磨被研磨面的化学机械研磨用研磨剂，所述研磨剂适合于被研磨面包含多晶硅膜的被研磨面的情况。本发明的其它目的和优点见于以下的说明。

即，本发明主要具有以下的特征。

(1)研磨剂，它是半导体集成电路装置的制造中用于研磨被研磨面的化学机械研磨用研磨剂，其特征在于，被研磨面包含多晶硅膜的被研磨面，该研磨剂含有氧化铈粒子、水溶性多胺和水，该研磨剂的pH在10～13的范围内。

(2)如上述(1)所述的研磨剂，其中，前述半导体集成电路装置在前述多晶硅膜的正下方具有二氧化硅膜或氮化硅膜。

(3)如上述(1)所述的研磨剂，其中，前述半导体集成电路装置在前述多晶硅膜的正下方具有二氧化硅膜，而且在该二氧化硅膜的正下方具有氮化硅膜。

(4)如上述(1)～(3)中任一项所述的研磨剂，其中，前述水溶性多胺为选自水溶性聚醚多胺和水溶性聚亚烷基多胺的1种以上的聚合物。