[发明专利]存储器结构及其编程方法

说明书

技术领域

本发明总体上涉及半导体器件，更具体地，涉及存储器件，比如非易失性存储器件。 

背景技术

为了提高器件的运行速度，不断地缩小其尺寸。例如，基于非易失性存储器件的浮置栅极的沟道长度缩短了。由于编程电压保持不变，在所述沟道长度缩短时，短沟道行为在编程期间会成为问题。一般地，为了对一个选定器件进行编程，向该选定器件的位线施加高漏电压(V_d)而对字线施加栅电压(V_g)。因为未被编程的其它器件(未选定器件)也被耦接到所述选定器件的位线，而与其耦接的字线的栅电压V_g为零，所述未选定器件发生漏感应势垒降低(DIBL，DrainInduced Barrier Lowering)。DIBL在向所选定位线施加高V_d的编程期间使未选定器件的阈值电压(V_t)降低并引起高的列泄漏。 

此外，当非易失性存储器件被缩小时，隧道氧化物的厚度也变薄了。这种氧化物厚度的变薄增加了读取干扰或来自低V_t状态的低温日期保持(LTDR，Low temperature Date Retention)。一个降低LTDR的解决方法是降低所述器件的自然紫外光V_t。但是，短沟道效应，比如DIBL在降低了自然紫外光V_t时会更严重。结果，列泄漏变得更大，其负面地影响了编程效率和时间。 

所以，需要一种减少LTDR且不降低编程效率的编程方法。 

附图说明

通过举例来说明本发明，附图不是对本发明的限制，附图中，相似附图标记表示相似的元件。 

图1图示了根据本发明的一个实施例的可以被用于编程的存储器阵列的一部分； 

图2的流程图图示了根据本发明的一个实施例的可以用于编程一个单元，比如图1中的一个单元的方法； 

图3-5图示了根据本发明的实施例，各种电压如何在不同的编程脉冲期间变化； 

图6图示了根据本发明的一个实施例的电路的一部分；以及 

图7的流程图图示了根据本发明的一个实施例的可以与图2的方法结合用于编程图6的电路的方法； 

普通技术人员理解附图中的元件的绘制是为了简洁和清晰并没有必要按比例绘制。例如，附图中的一些元件的尺寸可能相对其它元件过大，这是为了帮助提高对本发明的实施例的理解。 

具体实施方式

我们没有通过改变器件尺寸来避免DIBL，而是改变了编程过程。使用多步骤编程过程来解决所述DIBL效应并且来保持编程效率。在一个实施例中，不同步骤的编程脉冲是不同的，因为在每一个步骤中施加的阱电压和漏电压具有不同的值。在其它实施例中，编程脉冲的不同是因为在所述编程过程的每一个步骤中施加的栅电压、漏电压、源电压和阱电压，或上述电压的结合具有不同的值。 

图1图示了存储单元阵列10的示例部分。存储单元阵列10包括单元或器件22-27。单元22-24中的每一个具有耦接到位线18的漏极，单元25-27中的每一个具有耦接到位线20的漏极。单元22和25中的每一个的栅极耦接到字线16，单元23和26中的每一个的栅极耦接到字线14，单元24和27中的每一个的栅极耦接到字线12。用于单元22到27中的每一个的源极与地线耦接。 

如果使用现有技术来对例如单元23编程，在单元22和24中会有高电流泄漏。例如，为了使用传统方法对单元23编程，向位线18施加电压并向字线14施加电压。没有向字线12和16施加电压，所 以这些字线上的电压等于零。由于单元22和24通过其漏极与位线18和字线12耦接而没有被施加电压，单元22和24会发生DIBL。所述DIBL效应在编程期间使用于所述单元的擦除的阈值电压下降并引起高的列泄漏，使在位线18上的电压降低。 

为了避免现有技术的上述问题，使用多步骤编程方法来对单元23进行编程。可能使用任意数量的编程步骤。在一个实施例中，所述多步骤编程方法包括两个编程步骤。第一步施加获取高编程速度的第一编程脉冲，第二编程脉冲将对发生DIBL的任何不正常(erratic)位线进行编程。第二(以及可选的其它的)编程脉冲不影响阵列中的整体编程速度。如果执行两个以上的编程步骤，其它编程步骤(例如3、4、5等)将与第二编程脉冲相似且与第二编程脉冲起同样的作用。参考图2的流程图可以更好地理解对单元23的编程。