[发明专利]具有前端的NICAM编码器无效
申请号: | 200680013835.4 | 申请日: | 2006-04-28 |
公开(公告)号: | CN101164239A | 公开(公告)日: | 2008-04-16 |
发明(设计)人: | 鲁希阿诺·佐索;阿兰·P.·秦;大卫·P.·莱斯特 | 申请(专利权)人: | 飞思卡尔半导体公司 |
主分类号: | H03M1/12 | 分类号: | H03M1/12 |
代理公司: | 中国国际贸易促进委员会专利商标事务所 | 代理人: | 王以平 |
地址: | 美国得*** | 国省代码: | 美国;US |
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摘要: | |||
搜索关键词: | 具有 前端 nicam 编码器 | ||
技术领域
本发明涉及立体声音频编码器,更具体地,涉及NICAM编码装置。
背景技术
准瞬时压缩扩展音频复用(NICAM)编码是由BBC研究中心在1980年代早期开发的。其主要目的是为了提高声音质量,提供多通道的数字声音或者数据,并与其他TV立体声系统相比提高在难接收区域的重现性,而在同时保持与现有服务的兼容性。NICAM 728首先被应用于英国TV系统(PAL I)并随后应用于PAL B/G以及SECAML。在审查了若干种方法之后,在1980年代晚期,ITU推荐在使用PAL和SECAM电视系统的国家将NICAM用于数字多音传输。
NICAM编码是部分数字和部分模拟的。图1为现有技术的具有立体声音频系统10的复合视频的概要框图,立体声音频系统10具有模拟滤波器12、双通道模拟-数字转换器(ADC)14、数字声音NICAM编码器16、模拟QPSK发送器18、和RF调制器20。模拟滤波器12分别对二个声音输入22和24进行滤波,并分别在输出26和28输出滤波信号。模拟滤波器12的输出26和28输入至双通道ADC14。ADC14在34(CLK1)接收第一时钟,并在ADC输出30和32将ADC输入26和28的信号分别转换成相应的数字信号。如所示出的,双通道ADC14具有14位的分辨率。数字声音编码器16在38(CLK2)接收第二时钟并根据NICAM标准将编码器输入30和32上的信号处理成编码器输出端36的数字编码信号。然后,编码器输出36被输入至模拟QPSK发送器18。QPSK表示正交移相键控。模拟QPSK发送器18在42(CLK3)接收第三时钟且QPSK将在输入36接收到的信号调制到输出40上。输出40上的QPSK调制信号然后经RF调制器20与信号线44上的复合视频合成。然后RF调制器将合成的QPSK调制信号和复合视频RF调制到RF调制器输出46。
进一步关于图1中的系统,可以对二个输入在模拟域或者数字域中进行预加重。二个输入信号通过ADC14以32kHz的采样率(CLK1)被数字化为14位分辨率。采样被分成32个14位数据的块,等价于1ms的时长。在数字声音编码器16,每块采样以相同比例因子被压缩扩展至10比特。然后对每个10比特采样增加一比特奇偶校验位,用于错误检查和比例因子指示的目的。左声道和右声道数据然后被多路复用,对比特位根据NICAM标准中所述的交错模式(interleavepattern)进行交错,从而形成704比特的块。然后将8比特的帧对齐字、5比特的控制信息以及11比特的附加数据加在704比特数据块的开始部分,从而形成728比特的帧。例如,每个帧每1毫秒在信号线36上串行传输。总的比特率为728Bit/s,对应于时钟38(CLK2)。比特流然后被加扰(scramble)(除属于帧对齐字的比特位外),转换成以二个364kHz(符号速率)采样的1比特同相(in-phase)和正交(quadrature)的数据流,差分编码并用时钟42(CLK3)通过QPSK传输装置18QPSK调制在用于PAL I的6.552MHz副载波或者用于PAL B、G和H以及SECAML L的5.85MHz副载波上。然后,QPSK调制的音频信号40与复合视频44合成并利用RF调制器20进行RF调制。RF调制器在VHF和/或UHF频道上产生RF信号46。
图1的系统的缺点在于需要多个系统时钟。即,图1的NICAM编码器需要多个时钟(例如,CLK1、CLK2、CLK3等),分别由不同的晶体振荡器和锁相环(PLL)产生。例如,对于包含sigma-delta立体声ADC的双通道ADC,ADC通常由4.096MHz的时钟驱动(对应于过采样率(oversampling rate)128)。QPSK编码器的比特率和符号速率分别为728kbit/s和364 kbaud。副载波频率对于PAL I为6.552MHz,而对于PAL B、G和H及SECAM L为5.85MHz。注意,这些时钟不易彼此相关,即,难以从同一时钟、例如音频/视频芯片中常见的27MHz时钟或者其倍频、或者适合于单片实现的24MHz时钟导出,其中24MHz时钟允许易于产生用于RF调制器集成电路的4MHz时钟。另外,需要使用PLL的缺点在于,PLL需要额外的面积以及用于接地和电源供给的管脚。而且,由于晶体振荡器和PLL为模拟模块,不易于移植。因而增加了编码器额外的复杂度并转化为额外的整体成本。
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