[发明专利]用于在形成通至导电部件的触点时减少电介质过蚀刻的方法

说明书

相关申请案

本发明申请案涉及同一天提出申请的Dunton等人的美国第__________号申请案(代理档案编号M-138)，且所述申请案以引用方式并入本文中。

技术领域

本发明涉及一种用于在形成通至导电部件的触点时减少电介质过蚀刻的方法。所述方法利用不同介电材料之间的蚀刻选择性。

背景技术

在半导体装置中，已知可蚀刻穿过介电材料以(例如)通路的方式电接触由所述介电材料覆盖的导电部件(例如，线路)。在通过蚀刻形成空穴且所述导电线路被暴露之后，用导电材料(例如，钨)来填充所述空穴。

理想地，所述蚀刻应与埋入的导电部件对准。通常，蚀刻剂在所蚀刻的介电材料与导电部件的材料之间具有选择性，且因此蚀刻在到达导电部件时将停止。如果所述蚀刻不对准，则所蚀刻区域中的某些部分便不会落在导电部件上，相反，会超过导电部件继续进入填充电介质，且在此不对准区域中会发生过多的过蚀刻。这种过蚀刻可到达另一层阶上的导电部件，从而当填充通路时会导致不希望的短路。为避免由于不对准所引起的过多过蚀刻，通常需加宽拟形成触点的区域内的导电部件，从而形成较宽的区域(有时称之为着陆垫)。

然而，在密阵列中使用较宽的着陆垫可降低装置的密度。因此，希望能够蚀刻穿过介电材料来形成通至埋入导电部件的触点，而同时不降低密度或冒过多过蚀刻的风险。

发明内容

本发明由如下权利要求书来限定，且不应将本章节中的任何内容视为对权利要求的限定。大体而言，本发明涉及一种在形成通至导电部件的触点时可防止过多电介质过蚀刻的方法。

本发明第一个方面提供一种用于减少电介质过蚀刻的方法，所述方法包括：沉积导电或半导体材料层或堆叠；图案化并蚀刻所述导电或半导体材料层或堆叠以形成多个导电或半导体部件；直接将第一介电材料层沉积在大体平坦的表面上；将第二介电材料沉积在所述导电或半导体部件上方，其中所述第一介电层可位于所述导电或半导体部件的上方或下方；在第二介电材料中蚀刻空穴，其中所述蚀刻在第一与第二介电材料之间具有选择性且所述蚀刻在第一材料上停止；及暴露所述导电或半导体部件的一部分。

本发明另一个方面提供一种用于减少电介质过蚀刻的方法，所述方法包括：形成第一介电材料层；在所述第一介电材料上方形成与其接触的导电或半导体部件；在所述导电或半导体部件上方沉积与其接触的第二介电材料；在所述第二介电材料中蚀刻空穴，其中所述蚀刻在第一与第二介电材料之间具有选择性，且所述蚀刻停止在第一介电材料上；且暴露所述导电或半导体部件的一部分。

一优选实施例提供一种用于减少电介质过蚀刻的方法，所述方法包括：沉积导电或半导体材料层或堆叠；图案化并蚀刻所述导电或半导体材料层或堆叠以形成导电或半导体部件；在所述导电或半导体部件上方及之间沉积第一介电填充剂；实施平面化处理以共同暴露第一介电填充剂及导电或半导体部件，从而形成大体平坦的表面；直接将电介质蚀刻停止层沉积在所述平坦表面上；将第二介电材料沉积在所述电介质蚀刻停止层上；在所述第二介电材料中蚀刻空穴，其中所述蚀刻在第二介电材料与电介质蚀刻停止层之间具有选择性，其中所述蚀刻停止在所述电介质蚀刻停止层上；及蚀刻所述电介质蚀刻停止层的一部分以暴露所述导电或半导体部件的若干部分。

本发明另一个方面提供一种用于减少电介质过蚀刻的方法，所述包括：在衬底上方沉积导电或半导体材料层或堆叠；图案化并蚀刻所述导电或半导体材料以形成多个由间隙所分离的导电或半导体部件；用第一介电填充剂来填充所述间隙；直接将第二介电材料沉积于所述第一介电填充剂上；将第三介电材料沉积于所述导电或半导体部件上方；在所述第三介电材料中蚀刻空穴，其中所述蚀刻在第三介电材料与第二介电材料之间具有选择性且所述蚀刻停止在所述第二介电材料上；及暴露所述导电或半导体部件的一部分。

本发明另一优选实施例提供一种用于在整体三维阵列中形成连接各装置层阶的通路的方法，其包括：在衬底上方形成第一装置层阶的第一导电部件；形成与第一导电部件接触的第一电介质蚀刻停止层；在所述第一导电部件上方沉积第二介电材料；在所述第二介电材料中蚀刻空穴，其中所述蚀刻在第一介电材料与第二介电材料之间具有选择性，其中所述蚀刻停止在第一介电材料上；暴露所述第一导电部件的一部分；在所述空穴内形成通路，所述通路通至其中一个第一导电部件的电连接；及在所述第一装置层阶上整体地形成至少一个第二装置层阶。