[发明专利]本发明的低功率阵列乘法器背景

说明书

技术领域

本发明大体上涉及用于数字信号处理器的运算电路，且更明确地说，涉及一种用于计算两个运算数的乘积的阵列乘法器。

背景技术

便携式电子装置在现代生活中已变得普遍存在。便携式电子装置中的两个必然趋势是功能性增加和尺寸减小。功能性增加需求要求计算能力增加——明确地说，不断加快且更强大的处理器。尺寸减小要求减小用于向装置中的处理器和其它电子器件供电的电池的尺寸。因此，制造商面临增加计算能力以及因此增加电力要求且同时减小电池尺寸的似乎矛盾的目标。尽管电池技术的改进部分弥补了所述问题，但电池尺寸减小以及对更多计算能力的需求向所有便携式电子装置电子器件且特别是对处理器强加严格功率预算。

乘法器是许多数字信号处理器的核心组件。阵列乘法器由于其相对简单且规则的结构而成为一种普遍架构。然而，阵列乘法器与其它乘法器架构相比具有一些缺点，即在等待时间和功率消耗方面存在缺点。在阵列乘法器中，结果花费时间传播通过阵列。结果传播通过阵列造成阵列中的晶体管在确定最终值之前切换多次。这种切换活动是阵列乘法器中功率耗散的主要原因。

发明内容

本发明涉及一种阵列乘法器，其与常规阵列乘法器相比具有缩短的等待时间和较低功率消耗。所述阵列乘法器包含：部分乘积阵列，其包括排列成行和列的多个阵列元件以计算和合计部分总和；以及进位传播加法器，其包括多个加法器元件以产生最终结果位。对于N×M位准确乘法(其中N和M分别是被乘数和乘数的位宽度)，部分乘积阵列包含N个行和M个列。然而，存在位精确度低于N或M的数据需要由相同N×M位乘法器处理的情况。在此类情况下，被乘数和/或乘数可移位，使得部分乘积阵列中并非所有阵列元件均被使用。关闭未使用的阵列元件或阻止其进行切换，从而导致较低功率消耗。

在一些实施例中，额外的等待时间和功率节省可通过在部分乘积阵列中添加旁路线以绕过落在临界延迟路径中的未使用的阵列元件和/或加法器元件来实现。内部旁路线允许内部阵列元件直接输出结果位，而不需要将结果位向下缓慢移动通过临界延迟路径中的未使用的阵列元件和/或加法器元件。在一些实施例中，可将运算数任意移位任何量，即以1位粒度来移位。在这些实施例中，运算数的移位量由运算数的长度规定。当运算数的MSB(最高有效位)与部分乘积阵列的最高有效行或列对准时，实现等待时间和功率的最大节省。在使用较少旁路线的其它实施例中，运算数的移位量取决于旁路粒度的位置。在这些实施例中，运算数可移位以将运算数的最低有效位与阵列的预定行或列对准。在任何情况下，只要运算数的位精确度小于阵列的最大尺寸，就能通过所揭示的技术来实现功率和等待时间两者的缩减。如果旁路线延伸超过进位传播加法器，那么可实现功率和等待时间要求的进一步缩减。

附图说明

图1是两个运算数相乘的表格形式的图形说明。

图2是用于将两个运算数相乘的阵列乘法器的第一实施例的图形说明。

图3A和3B是图2的阵列乘法器中的部分乘积阵列的阵列元件的图形说明。

图3C、3D和3E是图2的阵列乘法器中的进位传播加法器的加法器元件的图形说明。

图4是图2的阵列乘法器执行4×3乘法运算的图形说明。

图5是具有提供1位旁路粒度的旁路线的阵列乘法器的第二实施例的图形说明。

图6A和6B是图5的阵列乘法器中的部分乘积阵列的阵列元件的图形说明。

图7是经配置以执行4×3乘法运算的图5的阵列乘法器的图形说明。

图8是具有提供粗旁路粒度的旁路线的阵列乘法器的第三实施例的图形说明。

图9是经配置以执行4×3乘法运算的阵列乘法器的第三实施例的图形说明。

图10是经配置以执行6×6乘法运算的阵列乘法器的第三实施例的图形说明。

图11是经配置以执行8×8乘法运算的阵列乘法器的第三实施例的图形说明。

图12是经配置以执行5×4乘法的阵列乘法器的第三实施例的图形说明。

图13是具有经延伸以包含进位传播加法器元件的旁路线的阵列乘法器的第四实施例的图形说明。

图14是用旁路电路增强的进位传播加法器元件的图形说明。

图15是经配置以执行4×3乘法运算的具有提供1位旁路粒度的旁路线的阵列乘法器的第四实施例的图形说明。

图16是具有提供1位旁路粒度的旁路线的阵列乘法器的第五实施例的图形说明。

图17是经配置以执行4×3乘法运算的阵列乘法器的第五实施例的图形说明。

图18是经配置以执行6×6乘法运算的阵列乘法器的第五实施例的图形说明。