[发明专利]存储器控制器和用于连接网络和存储器的方法

说明书

技术领域

本发明涉及存储器控制器，以及用于连接网络和存储器的方法。

背景技术

先进的移动和便携设备的复杂度增加了。这种设备的更多要求的应用、复杂度、灵活性以及可编程要求加强了设备内部的数据交换。实现这种应用的设备经常包括几种功能或者处理模块，这里称为子系统。这些子系统典型地实现为分离的IC，每个具有包括本地处理器、总线和存储器等等的不同的内部结构。替代地，不同的子系统可以集成在一个IC上。在系统级别，这些子系统通过顶级互连互相通信，提供某些业务，经常是实时支持。作为移动电话中的子系统的例子，其中我们可设置基带处理器、显示器、媒体处理器，或者存储元件。为了支持多媒体应用，这些子系统以流的方式交换大部分数据。作为数据流的例子，参考用媒体处理器从本地存储器读出MP3编码音频文件并把解码的流发送到扬声器。可以把这样的通信描述为通过FIFO缓冲器连接的进程图表，通常称为Kahn进程网络(process networks)。Kahn进程网络可以映射到系统结构上，如在E.A.de Kock等的“YAPI：Application modeling forsignal processing system”中所述。第37届Design AutomationConference会议，洛杉矶，加州，2000年7月，第402-405页，IEEE，2000年。在这样的结构中，将进程映射到子系统、存储器的FIFO缓冲器，并与系统级互连通信。

在适当支持所包含的进程之间的数据流时，缓冲是必要的。很自然地对流使用FIFO缓冲器，并且它符合(属于)流应用的Kahn进程网络模型。随着能同时运行的多媒体应用数目的增加，进程数目、实时流，以及相关的FIFO数目显著增加了。

在很多片上系统(SoC)和微处理器系统中，使用后台存储器(DRAM)来缓冲数据。当数据以流的方式通信，并作为流在存储器中缓冲时，可以使用预读缓冲器。这意味着预先读出来自SDRAM的数据并保持在特别的(预读)缓冲器中。当读取请求到达时，可以从通常在片上SRAM中实现的本地预读缓冲器中提供，而没有否则由后台存储器(DRAM)产生的延时。这类似于已知的用于处理器的随机数据缓存技术。对于流，在预读缓冲器中使用数据的相邻(或说成可预知的更好)地址，而不是缓存中使用的随机地址。参考文献：J.L.Hennessy and D.A.Patterson“Computer Architecture-A Quantitative Approach”。

在另一方面，由于DRAM技术，以突发的方式(in bursts)存取(读取或写入)更好。当从DRAM存储器存取单个字时，在发出ACTVATE命令后，需要额外开销(overhead)来执行从DRAM的数据阵列向读出放大器预读存储页。当已经把数据传送到读出放大器时，要求用于解码数据地址和用于把数据传送到输出缓冲器的初始化时间来在READ命令后从读出放大器重新得到激活的数据。对于DRAM存储器基于其规格可以容易地计算这样的额外开销。典型地，这样的额外开销在几个时钟周期的量级(T_{active_to_rcad}+T_{rcad_to_dnta}＝T_RCD+T_CAS＝2+3＝5个时钟周期)。

为了实现DRAM存储器的脉冲串存取，实现了回写缓存，把很多单个数据存取集中到某个脉冲串尺寸的存取脉冲串。一旦第一个DRAM存取的初始化进程完成，对于特定的存取数目(例如2/4/8/整页)，可以没有任何别的延时(在1个周期内)存储或者重新得到存储器中具有和前一个有某种联系的地址的(例如，依赖于脉冲串机制的下一个、上一个)，也就是在每个下一个周期中存取的流进程中的每个下一个数据字。因此，对于存储器的流存取，当对每个存取(例如相邻地址)以同样的方法增加或减小地址时，脉冲串存取在每个存取数据单元最低功率消耗下最高吞吐量方面提供最佳性能。关于DRAM存储器原理的更多信息，请参考例如Micron的128-Mbit DDRRAM规范，http://download.micron.com/pdf/datasheets/dram/ddr/128MbDDRx4x8x16.pdf，通过引用将其结合在本文中。

如果在用于DRAM存储器的存储器控制器中实现这样的功能，必须有内部缓冲。存储器控制器的内部缓冲也可以用于数据缓存、预读和回写缓冲器，流和仲裁。