[发明专利]半导体器件及这种器件的制造方法

说明书

技术领域

本发明涉及一种具有衬底和硅半导体本体的半导体器件，所述半导体本体包括具有晶体管的有源区和围绕所述有源区的无源区，并且配置有与从半导体本体的表面下陷的金属材料的导电区相连的金属材料的掩埋导电区。如这里所使用的术语金属材料应该理解为意思是具有与技术电阻可比较的特定阻抗的金属，例如，诸如铜、铝、钨、钛、氮化钛等之类的金属、合金、或化合物。本发明还涉及一种制造这种器件的方法。

背景技术

这种器件和方法根据US专利US/2005/0023617是已知的。所述文献介绍了一种具有MOS晶体管的半导体器件，所述MOS晶体管形成了存储器的一部分并且形成于半导体本体的有源区中。有源区由在半导体本体中形成的腔体形式的无源区包围，所述腔体用电绝缘材料填充。在电绝缘材料中掩埋的是金属材料的导电区，所述导电区与基准电压以及存储器IC的至少一个相邻元件相连。通过在用绝缘体覆盖的凹槽底部中形成SiGe区、并且用另外的绝缘体对所述SiGe区进行掩埋来创建导电区。在已经将下陷的凹槽形成至SiGe区之后，通过刻蚀去除SiGe，其后用金属材料填充这样形成的腔体。

已知的晶体管的缺点是在MOS晶体管的情况下，晶体管表现出许多不利的现象，其中包括串扰。

发明内容

因此，本发明的目的是提出一种具有晶体管的半导体器件，所述晶体管不会表现出上述问题，并且在所述晶体管中不会出现串扰现象、或者串扰现象程度较轻。

为了实现该目的，在导言中所述类型的半导体器件的特征在于：在半导体本体的有源区的位置处形成掩埋导电区。本发明首先是基于这样的理解：通过在MOS晶体管的沟道区下面掩埋高导电区，实现了关于许多性质的改进，其中包括器件对于相邻晶体管之间的串扰的减小的敏感性。另外，防止了来自位于掩埋区下面的那部分半导体本体的电荷载流子的注入，结果所述器件在高温时表现出改进的性质，并且所述器件对辐射更不敏感。除此之外，本发明是基于这样的理解：可以在半导体本体的有源区内形成这种金属掩埋导电区，同时避免了针对晶体管的不利结果。通过在待形成掩埋导电区的位置处形成SiGe区，可以通过选择性刻蚀来去除该区域，适当地选择提供锗的含量，并且以及随后用金属材料填充。厚度和SiGe区域的锗含量的合适选择通过外延实现了在所述区域上形成硅半导体本体的单晶部分，而没有其中形成晶体管的该区域，表现出可能对于晶体管性质具有不利影响的缺陷。在形成晶体管之后，当刻蚀掉SiGE区并且随后用金属导电材料代替时，保持这种情况，同时这是本发明的本质方面：所述金属导电区不是单晶的、或者总之可以具有与硅不同的晶体结构和/或完全不同的晶格常数。

另一方面，待选择的锗含量依赖于对于硅是足够选择性的刻蚀剂的实用性。这样，可以将表现出足够大的选择性的湿法刻蚀剂(例如HNO₃∶H₂O∶HF或预氧化的HF混合物)和干法刻蚀技术(例如利用含氧和氟气体的等离子体)用于约30at％的锗含量。另一方面，锗含量的产物和SiGe区的厚度必须保持在特定值以下，因为否则如果通过外延在上面形成硅区域，位错将由在具有与硅的网格常数不同的网格常数的这种区域中建立的张力产生，所述位错对于所形成的硅区域的质量具有不利影响。对于约30at.％的锗含量，SiGe区的厚度必须小于或等于约20nm。如果选择性刻蚀剂是可用的，所述选择性刻蚀剂也可以用于更低的锗含量，SiGe区的厚度必须按比例地变大。

在优选实施例中，用与形成晶体管的连接导体的材料相同的材料填充掩埋导电区和下陷的导电区。这样的优势是可以在器件制造的后期阶段时形成所述掩埋导电区和下陷导电区。在这种后期阶段时，在该阶段存在的绝缘层，即所谓的预金属电介质给出足够的强度和附着力，以便可以毫无问题地形成下陷凹槽和掩埋区的腔体。同时通过在那种情况下填充掩埋区和下陷凹槽来形成晶体管的连接导体。

在有利的变体中，掩埋导电区与半导体区的表面间隔开比无源区的厚度小的距离。掩埋导电区的效应在这种情况下是最优的。优选地，在这种情况下，其中形成下陷导电区的那部分半导体本体位于无源区和有源区之间。