[发明专利]利用交替的奇偶抗扭斜信道同步数据信道的方法和装置

说明书

技术领域

本发明涉及网络通信领域，更具体地，涉及利用抗扭斜信道同步数据线。

背景技术

串行/解串器(SERDES)成帧器接口是光学模块(即发射机应答器)和 互补型金属氧化物半导体(CMOS)专用集成电路(ASIC)成帧器之间的电 接口。目前用16个2.5吉比特每秒(即16×2.5Gbps)的差分数据线和1个 2.5Gbps抗扭斜信道一起来处理串行/解串器成帧器接口，如在光学互联论坛 (OIF)SFI-5标准中所规定的。根据OIFSFI-5标准，通过抗扭斜信道传输 的数据样本由一个64位报头构成头部。该抗扭斜信道头部包括用于成帧的两 个A1字节(F6)和两个A2字节(62)、以及4个开销字节(EH1-4)。

在传输64位抗扭斜信道头部后，来自16条数据线中每一条的64位样 本在抗扭斜信道上传输(例如，来自传输数据线15的64位样本、来自传输 数据线14的64位样本等，直至来自传输数据线0的64位样本)。不利地 是，OIFSFI-5串行/解串器成帧器接口很难实施。例如，在逻辑门的需求数 量方面，实施代价明显偏高。这样，由于这种实施的相关功耗的原因，以高 速ASIC技术(例如SiGe、InP等)有效实施这一办法是昂贵的。

发明内容

通过本发明的方法和装置，利用抗扭斜比特流来对准多条数据信道，可 以解决现有技术的各种缺陷。具体地，根据本发明一个实施例的方法，包括 接收抗扭斜比特流，通过处理抗扭斜比特流来识别对准的抗扭斜帧，通过比 较来自对准的抗扭斜帧的抗扭斜信道比较位和来自多条数据信道的每一条的 数据通道比较位来识别与多条数据信道的每一条有关的数据信道对准位置， 以及选择与多条数据信道有关的相应的多个数据信道对准位置，以便对准多 条数据信道。

多条数据信道被对准，以便大大减少与数据信道有关的扭斜。抗扭斜比 特流包括与数据信道有关的多个数据位和使用至少一部分所述数据位生成的 多个奇偶校验位。通过采用面向数据位的成帧方案(使用交替的奇偶校验位)， 而不是在OIFSFI-5标准中定义的面向字节的成帧方案(使用A1/A2字节)， 本发明能够使数据线的抗扭斜变得更简单、更有效、更可靠以及更经济。另 外，本发明使用交替的奇偶校验位在抗扭斜信道上提供有保证的计时频率。

附图说明

结合附图参考下面的详细描述可以更加容易地理解本发明的教导，其中：

图1描述包括串行器-解串器和成帧器模块的抗扭斜信道生成系统的高级 方框图；

图2描述图1的奇偶抗扭斜信道生成模块的高级方框图；

图3描述根据图2的奇偶抗扭斜信道生成模块的并行奇偶抗扭斜信道生 成的逻辑表示图；

图4描述根据图2的奇偶抗扭斜信道生成模块的串行交替奇偶校验位生 成的流程图；

图5描述包括成帧器模块和串行器-解串器的数据信道对准系统的高级方 框图；

图6描述由图5的串行器-解串器101接收的扭斜数据信道的逻辑表示图；

图7描述图5的抗扭斜成帧器模块的高级方框图；

图8描述图7的抗扭斜成帧控制器的流程图；

图9描述用于对准图5的数据信道之一的数据信道对准系统的高级方框 图；

图10描述用于图5的数据信道之一的图9的数据信道对准系统的高级方 框图；

图11描述适用于执行这里介绍的功能的通用计算机的高级方框图。

为了帮助理解，已尽可能使用了相同的附图标记来指代附图中共同的相 同元件。

具体实施方式

本发明是在包括具有4个10Gbps数据线的串行器-解串器(SERDES) 成帧器接口的通信系统的上下文中讨论的；然而，本发明可容易地应用到利 用抗扭斜来同步数据线的其它通信接口。总体来说，本发明包括用于利用抗 扭斜信道同步数据线的功率优化解决方案。在本发明中，使用面向比特的采 样方法和交替的奇-偶校验作为抗扭斜成帧标记能够以显著减少的功耗来同 步数据线。使用面向比特的采样方法和交替的奇-偶校验作为抗扭斜成帧标记 显著减少了在SiGe、InP等技术中实施本发明的改进的数据线同步方法所需 的逻辑门的数量。