[发明专利]具有多个地址、数据及命令总线的存储器装置及方法

说明书

技术领域

本发明涉及存储器装置，且更具体来说，涉及一种具有多个内部总线以提供增加 的性能的存储器装置及方法。

背景技术

使存储器带宽(即，可写入或读取数据的速率)最大化是存储器装置性能中的重 要因素。已通过预取数据将存储器带宽增加到某一程度，使得在通过接收的存储器命 令调用所述数据时所述数据将是可用的。随着对存储器带宽需求的增加，为每一读取 预取的数据量或为每一写入施加到存储器装置的数据量也不断地增加。然而，简单地 不断增加预取数据的量导致从存储器中的单个位置预取大量的数据。最终，来自存储 器一完整页的数据将被预取。遗憾的是，来自单个位置的此大量数据通常并不是所需 要的。需要的是能够从不同的组同时预取较小量的数据。然而存储器装置(例如，动 态随机存取存储器(“DRAM”)装置)的内部结构阻止其以在数据预取位置中提供更 大灵活性的方式操作。

典型DRAM装置10的一部分显示在图1中。DRAM装置10包括经由外部地址 总线18接收组、行及列地址的地址缓冲器14。双向数据缓冲器20经由外部数据总线 24接收写入数据，且向数据总线24输出读取数据。最后，命令解码器30经由外部命 令总线34接收及解码存储器命令，例如读取命令及写入命令。DRAM装置10还包括 如所属领域的技术人员将了解的其它电路，但为了简明起见，已从图1中省略了所述 电路。

DRAM装置10包括第一及第二存储器阵列组40、44，尽管还可包括额外组(未 显示)。组40、44的每一者含有大量布置成行及列的存储器单元。响应于经由内部命 令总线50从命令解码器30接收到的读取或写入命令信号，经由内部全局数据总线52 将数据耦合到组40、44中的一者或从组40、44中的一者耦合数据。向其写入数据或 从其读取数据的特定行由经由内部全局地址总线54从地址缓冲器14接收到的行地址 指定。如在所属领域中众所周知，一旦已打开一行存储器单元，则可易于存取所述打 开行中的存储器单元。因此，可容易地预取打开行中的数据。大致需要更多时间来打 开组40、44中的相同或不同组中的不同行。从其读取数据或向其写入数据的打开行中 的特定列由从地址缓冲器14接收到的列地址识别。

从图1中可看出，DRAM装置10具有单个内部命令总线50、单个内部数据总线 52及单个内部地址总线54。尽管可将内部数据总线52分割为单独的读取数据及写入 数据路径，但数据总线52一次仅可服务组40、44中的一者。同样地，单个内部命令 总线50及单个内部地址总线54不能够同时寻址到组40、44两者且向其提供命令。因 此，DRAM装置10不能够同时从相同或不同组40、44中的不同行的存储器单元预取 数据。

因此，需要一种用于同时存取相同或不同组中不同行的存储器单元的方法及系 统，使得可发生对不同位置中的较小块数据的预取，同时仍提供较高的存储器带宽。

发明内容

一种存储器装置及方法经由多个内部地址总线及多个内部数据总线存取存储器 装置中的多个组中的数据。响应于接收第一存储器地址，所述存储器装置在第一存储 器单元组中在所述第一存储器地址处起始第一存储器存取。在正处理所述第一存储器 存取时，所述存储器装置接收第二存储器地址。然后，在所述存储器装置中的第二存 储器单元组中在所述第二存储器地址处起始第二存储器存取。此第二存储器存取是在 正处理所述第一存储器存取时起始。在另一方面，所述存储器装置响应于第一存储器 命令在第一存储器单元组中起始第一存储器存取。在正处理第一存储器存取时，响应 于第二存储器命令在所述存储器装置中的第二存储器单元组中起始第二存储器存取。 以此方式操作的存储器装置允许从第一存储器单元组的数据预取，且在响应于所述预 取正从所述存储器装置转移数据时，可起始从第二存储器单元组的数据预取。

附图说明

图1是具有单个组的地址、控制及数据总线的传统存储器装置的一部分的方块图。

图2是根据本发明的一个实例的存储器装置的一部分的方块图，其中使用两组地 址、控制及数据总线。

图3是在图2的存储器装置中使用的命令解码器的一个实例的逻辑图。

图4是在图2的存储器装置中使用的组多路复用器逻辑单元的一个实例的逻辑 图。

图5是在图2的存储器装置中使用的地址及数据多路复用器的一个实例的逻辑 图。