[发明专利]定时发生器及半导体试验装置

说明书

技术领域

本发明涉及一种涉及采用可变延迟电路对数据信号附加规定的延迟量并输出的定时发生器以及具备该定时发生器的半导体试验装置，特别是涉及可使实时控制可变延迟电路的电路简单化且易于确保定时容限(Eye开口)的定时发生器以及具备该定时发生器的半导体试验装置。

背景技术

在说明本发明之前，为了容易理解本发明，参照图4对现有的半导体试验装置进行说明。

如图4所示，半导体试验装置100一般具备周期发生器200、图形发生器300、定时发生器400、波形整形器500和逻辑比较电路600。

周期发生器200根据输入的基准时钟脉冲，输出周期数据。该周期数据向图形发生器300发送，同时，作为Rete信号(参照图7)向定时发生器400发送。另外，周期发生器200生成用以将数据保存在后述的存储器220、230(参照图5、图7)中的地址。

图形发生器300根据周期数据，输出试验图形信号及期待值图形信号。它们中试验图形信号向定时发生器400发送，期待值图形信号向逻辑比较电路600发送。

定时发生器400分别输入基准时钟脉冲信号、试验图形信号、周期数据信号(Rate信号)，输出整形时钟脉冲信号和比较时钟脉冲信号。它们中整形时钟脉冲信号向波形整形器500发送，比较时钟脉冲信号向逻辑比较电路600发送。

波形整形器500将整形时钟脉冲信号整形成试验所必需的波形，将整形图形信号向试验对象的半导体设备(以下，也简述为「DUT」(DeviecUnder Test))700发送。

逻辑比较电路600根据比较时钟脉冲信号，比较DUT700的响应输出和期待值图形信号。然后，根据它们的一致、不一致判定DUT700的良好与否。

接下来，参照图5～图7说明定时发生器的基本构成。

图5及图6示出了目前通常采用的定时发生器和对定时发生器的可变延迟电路进行实时控制的电路的例子，分别是图5表示定时发生器的整体构成图，图6表示定时发生器中的多路调制器(multiplexer)周边(MUX)的放大构成图。

另外，图7是表示定时发生器动作的时序图。

如图5所示，定时发生器200具备计数器210、第一存贮单元(Memory(U))220、第二存贮单元(Memory(L))230、校准数据存贮单元(CALData)240、一致检测电路250、加法器260、时钟脉冲周期延迟单元270、译码器(Decoder)280、和可变延迟电路290(例如参照专利文献1、2。)。

另外，如图5所示，可变延迟电路290具备延迟电路291、和多路调制器(MUX)292。并且，延迟电路291如图6所示，具有级联连接的多个时钟脉冲用缓冲器293～1～293-n，MUX292具备与延迟电路291的各级对应连接的多个逻辑与(逻辑积)电路294～0～294-n、与这些逻辑与电路294～0～294-n分别连接的FIFO295～0～295-n、和输入多个逻辑与电路294～0～294-n的各输出并输出TGOut的逻辑或(逻辑和)电路296。

该定时发生器200如图7所示，输入Refclk信号。还有，Refclk信号的周期为10ns(该图(a))。

并且，从定时发生器200输出的信号(TG Out、半导体试验装置100中为延迟时钟脉冲)的输出定时(测试周期TC)是从第1次起动5ns的时刻(TC1)和从第2次起动(第1次起动经过Refclk信号的1个周期后)12ns的时刻(TC2)(该图(b))。

定时发生器200输入表示起动时刻的Rate信号(该图(c))。当输入该Rate信号时，计数器210归零(该图(d))。其后，当不输入Rate信号时，按Refclk信号的每个周期使计数器210上移1(该图(d))。

第一存贮单元220存贮的是输出信号(TG Out)的测试周期(TC)除以Refclk信号的周期时的商。

另外，第二存贮单元230存贮的是输出信号(TG Out)的测试周期(TC)除以Refclk信号的周期时的余数。

例如，关于作为第一个输出信号的测试周期的5ns，用下式计算商及余数。

5÷10＝0...5                (式1)

由该式1算出商为0，余数为5ns。其中，商「0」存贮在第一存贮单元220中，余数「5ns」存贮在第二存贮单元230中(该图(e)、(f))。

另外，例如，关于作为第二个输出信号的测试周期的12ns，用下式计算商及余数。

12÷10＝1...2               (式2)