[发明专利]可编程逻辑阵列和可编程逻辑阵列模块生成器

说明书

技术领域

本发明涉及可编程逻辑阵列和可编程逻辑阵列模块生成器，特别涉及减轻无用辐射(EMI)的可编程逻辑阵列。

背景技术

作为现有的可编程逻辑阵列(以下有时简称为“PLA”)，例如公知由CMOS构成的可编程逻辑阵列和由动态电路构成的可编程逻辑阵列(例如参照非专利文献1)。另外，关于PLA的结构，公知减小芯片面积并提高成品率的技术(例如参照专利文献1)。

专利文献1：日本特愿昭59-238921号说明书

非专利文献1：冨沢孝、松山泰男、[CMOS VSLI設計の原理]、丸善(株)、P326～P335

发明内容

近年来，随着系统LSI的高速化，EMI(Electro MagneticInterference，电磁辐射)问题得到了重视。但是，在现有的动态PLA结构中，数据输出定时相同，并且输入输出端子都配置在一个方向上，所以峰值电流的产生位置集中，进而造成电流的流向相同，因此造成所产生的磁场重叠，对周边的功能块和芯片产生大的无用的辐射(EMI)。另外，由于往往从芯片制造出来后才判明EMI的影响，每次进行掩膜修改，所以造成开发成本和工序数的大幅增加。

另外，在输入端子和输出端子偏向同一方向的情况下，有可能在前后功能块之间的布线布局中产生多余的开销。

另外，在现有的PLA中，在其结构上，在接通电源的状态下流过稳定电流。例如，在输入平面或输出平面上，当阵列晶体管为导通状态时，电流从电源经由该晶体管持续流至地。因此，不论是接通电源的状态，还是未使用且不取出有效的输出的状态(以下有时称为“未使用状态”)，都将流过稳定电流。这样的未使用状态下的稳定电流为无用的电流，将会带来功耗的增大。另外，随着PLA规模的大型化，进而随着位于平面内的进行编程的晶体管的数量的增加，上述那样的稳定电流变多，所以未使用状态下的功耗增大逐渐成为显著的问题。并且，当PLA未使用状态下的时间较长时，也会导致功耗增大。

发明内容

为了解决上述课题，本发明的可编程逻辑阵列具备：输入平面，其具有多条数据线、和电压电平根据对该多条数据线的信号输入来变化的多条积项线；以及输出平面，其具有电压电平根据上述输入平面上的多条积项线的电压电平变化来进行变化的多条积项线、和输出与该多条积项线的电压电平对应的信号的多条数据线，其中，在上述输入平面和输出平面的至少一方上的上述多条数据线的至少一条的两端上具备数据端子。

另外，本发明的可编程逻辑阵列模块生成器包括：文件读入部，其读入可编程逻辑阵列的逻辑记述文件；真值表分类部，其针对通过上述逻辑记述文件记述的可编程逻辑阵列的输入平面和输出平面的至少一方上的多条数据线，进行数据线的替换，以使形成有相对较多的晶体管的数据线和形成有相对较少的晶体管的数据线相邻；基底布局生成部，其根据上述数据线替换后的逻辑记述文件，生成基底布局；输入平面编程部，其根据上述数据线替换后的逻辑记述文件，进行输入平面的阵列配置；以及输出平面编程部，其根据上述数据线替换后的逻辑记述文件，进行输出平面的阵列配置。

根据本发明的可编程逻辑阵列，在放电时产生峰值电流的电路部被分散，磁场的重叠变少。另外，根据本发明的可编程逻辑阵列模块生成器，易引起信号变化的项和不易引起信号变化的项的顺序交替，在掩膜布局前峰值电流产生的电路位置被分散。由此，能够布置出磁场重叠较少的可编程逻辑阵列。

附图说明

图1是第一实施方式的可编程逻辑阵列的结构图。

图2是第二实施方式的可编程逻辑阵列的结构图。

图3是第三实施方式的可编程逻辑阵列的结构图。

图4是第四实施方式的可编程逻辑阵列中的数据线的布线剖视图。

图5是第五实施方式的可编程逻辑阵列中的数据线的布线剖视图。

图6是第六实施方式的可编程逻辑阵列中的事件驱动接口部分的结构图。

图7是图6所示的事件产生存储电路的真值表。

图8是图6所示的事件驱动接口的时序图。

图9是第七实施方式的可编程逻辑阵列的结构图。

图10是本发明的可编程逻辑阵列模块生成器的结构图。

图11是真值表分类的概要的说明图。

标号说明