[发明专利]用于制造受应力的MOS器件的方法

说明书

技术领域

本发明大体上系关于制造受应力之MOS器件之方法，且详言之，系关于制造受应力之MOS器件并维持该应力和应力引发增加于此等器件中之方法。

背景技术

多数之现代集成电路(IC)，系藉由使用复数个互连之场效晶体管(FET)(亦称之为金属氧化物半导体场效晶体管或简称MOS晶体管)而实施。MOS晶体管包括栅电极作为控制电极、以及分隔开之源极和漏极而于该源极和漏极间能流过电流。施加到该栅电极之控制电压控制流经该源极和漏极之间沟道之电流。

MOS晶体管，相对于双极(bipolar)晶体管，而为多数载子器件(majority carrier device)。MOS晶体管之增益(gain)，其通常由互导(transconductance)(gm)所定义，系正比于晶体管沟道中多数载子之移动率(mobility)。MOS晶体管之电流载送能力系正比于沟道中多数载子之移动率。可藉由施加压缩之纵向应力于沟道而增加于P沟道MOS晶体管中多数载子(电洞)的移动率。可藉由施加伸张之横向应力于沟道而增加于N沟道MOS晶体管中多数载子(电子)的移动率。于硅MOS晶体管中，能藉由适当地埋置譬如SiGe之应力引发材料于晶体管之硅衬底中而施加此等应力于MOS晶体管之沟道。该等应力系由于SiGe和主硅材料之间的晶格不匹配而引起。于SiGe中固有的应力再分配入主衬底之邻近区域中，也就是再分配入MOS晶体管之沟道区域中。不幸的是，埋置之SiGe技术之其中一个问题是SiGe层的机械稳定性。在升高的温度，由于错位(dislocation)产生而使于SiGe层中的固有应力松弛(relax)。转而，应力的减少造成应力引发移动率增加的减少，因此恶化器件效能。

因此希望提供制造防止应力松弛之受应力之MOS器件之方法。再者，由后续之详细说明和所附之权利要求，结合伴随之图式和上述技术领域和先前技术，本发明之其它希望之特征和特性将变得清楚。

发明内容

本发明提供一种在半导体衬底中和上制造受应力之MOS器件之方法。该方法包括下列步骤：形成覆于半导体衬底上之栅电极，以及于该半导体衬底中刻蚀第一沟槽和第二沟槽，该第一沟槽和第二沟槽形成为对准于该栅电极。选择性地生长应力引发材料于第一沟槽和第二沟槽中，并将导电率判定杂质离子植入于应力引发材料中以在该第一沟槽中形成源极区域和在该第二沟槽中形成漏极区域。于该离子植入步骤后，沉积机械硬材料层覆于该应力引发材料上以维持于衬底中引发之应力。

附图说明

以上结合下列图式而说明本发明，其中相似的组件符号表示相似的组件，以及其中：

，图1至6示意地显示依照本发明之各种实施例之受应力之MOS器件及其制造方法之剖面图。

具体实施方式

下列之详细说明仅为例示性质，并不意欲限制本发明或本发明之应用和使用。再者，并不意欲由呈现于前面技术领域、先前技术、发明内容或下列详细说明中所表示或暗示之任何理论而限定本发明。

第1至6图显示依照本发明之各种实施例之受应力之MOS器件30及制造此种MOS器件之方法步骤。于此例示实施例中，受应力之MOS器件30由单一P沟道MOS晶体管而予例示。从譬如器件30之受应力之MOS器件所形成之集成电路能包括大量之此等晶体管，且亦可包括未受应力之P沟道MOS晶体管及受应力和未受应力之N沟道MOS晶体管。

于制造MOS晶体管之各种步骤为已知，因此为了简洁之目的，许多习知的步骤于此将仅简短描述、或将其整个省略而不提供已知制程之细节。虽然术语“MOS器件”适当地指为具有金属栅电极和氧化物栅极绝缘体之器件，但是该术语将用于全文中指任何包括位于栅极绝缘体(不管是否为氧化物或其它的绝缘体)之上之导电栅电极(不管是否为金属或其它的导电材料)半导体器件，该栅极绝缘体遂位于半导体衬底之上。