[发明专利]具有侧栅控和顶栅控读出晶体管的双端口增益单元

说明书

技术领域

本发明涉及一种半导体存储器单元及其制作方法。更具体而言，本发明涉及一种与现有的互补型金属氧化物半导体(CMOS)技术兼容的密集且高性能的动态随机存取存储器(DRAM)单元。

背景技术

现有的微处理器性能的发展超过了DRAM的性能。因为该速度的不同，为了满足当前应用的存储器带宽需求，在微处理器芯片上提供越来越大量的高速缓存存储器也越来越重要。因为静态随机存取存储器(SRAM)相对简单的工艺集成，其过去也用于处理器芯片上的高速缓存存储器。然而，因为需要更大量的片上存储器，SRAM单元的尺寸使其使用不再具有吸引力。由于SRAM存储器占用了越来越多的芯片面积，其成为芯片尺寸、成品率和每个芯片的成本的主要限定因素。因此，由于动态随机存取存储器(DRAM)的高密度和低成本，将动态随机存取存储器(DRAM)用于片上高速缓存存储器也越来越引起人们的兴趣。然而，因为竞争要求高性能低阈值电压(Vt)的逻辑器件以及低泄漏的DRAM阵列器件，DRAM与CMOS逻辑的集成涉及更多的工艺复杂性。另外，DRAM单元要求大存储容量的电容器，而这种大存储容量的电容器是无法通过标准CMOS逻辑工艺提供的。此外，在CMOS逻辑工艺中提供这些大DRAM存储容量电容器的成本对某些应用而言是非常昂贵的。随着最小特征尺寸逐代减小，获得用于DRAM单元的高存储容量电容也变得越来越困难和不经济。

考虑到上述问题，在半导体工业中需要提供一种用于与高性能逻辑集成的SRAM高速缓存的密集且成本有效的配置。

发明内容

本发明提供了一种DRAM存储器单元以及用于利用绝缘体上半导体(SOI)CMOS技术来制作密集(20或18方(square))布局的工序。具体而言，本发明提供了一种与现有SOI CMOS技术兼容的密集并且高性能的DRAM单元配置。在本领域中已知各种增益单元布局。本发明通过提供利用SOI CMOS制作的密集布局而改进了现有技术。

广义上讲，本发明提供了一种存储器单元，该存储器单元包括：第一晶体管，分别具有栅极、源极和漏极；第二晶体管，分别具有第一栅极、第二栅极、源极和漏极；以及电容器，具有第一端子，其中所述电容器的第一端子和所述第二晶体管的第二栅极包括单个实体。

在本发明的第一实施例中，提供了一种密集(20方)单端口存储器单元布局。在本发明的第二实施例中，提供了一种密集(18方)双端口存储器单元布局。

由于利用所有的增益单元，相对于传统DRAM单元，存储电容器需要得到了很大的放宽。在本发明的第一实施例中，提供了一种单端口单元布局，其中利用在顶表面上的读出字线栅极和作为存储电容器的节点的侧栅极对读出金属氧化物半导体场效应晶体管(MOSFET)进行双栅控。通过存储电容器的侧栅控调整读出MOSFET的阈值电压(Vt)。

当存储“1”时，读出晶体管的Vt为低。当存储“0”时，读出晶体管的Vt为高。当对读出字线(RWL)进行升压时，通过读出MOSFET的电阻将“1”和“0”进行区分。由此，由于在单元和位线之间不需要电荷转移，所以低电压感测是可行的。本发明第一实施例的单元采用三个地址线，即写入字线(WWL)、读出字线(RWL)和位线(BL)。本发明第一实施例的结构允许读出和写入操作共享位线。这相对于需要四个地址线：WWL、RWL、写入位线(WBL)和读出位线(RBL)的现有增益单元呈现出了优势。

具体而言，且广义上说，本发明第一实施例的存储器单元包括：第一晶体管，具有分别耦合到存储器阵列的写入字线、第一节点和所述存储器阵列的位线的栅极、源极和漏极；第二晶体管，具有分别耦合到读出字线、所述第一节点、电压源和所述位线的第一栅极、第二栅极、源极和漏极；以及电容器，具有连接到所述第一节点的第一端子和连接到电压源的第二端子，其中所述电容器的第一端子和所述第二晶体管的第二栅极包括单个实体。

在本发明的第二实施例中，提供了一种单元布局，其中也利用在顶表面上的读出字线栅极和作为存储电容器的实际节点导体并直接耦合到读出MOSFET的侧栅极对读出MOSFET进行双栅控。通过本实施例中存储电容器的侧栅控也调整了读出MOSFET的阈值电压(Vt)。