[发明专利]用于在高速应用中将并行数据转换为串行数据的方法和设备

说明书

技术领域

本发明大体上涉及并行到串行转换，且更特定来说涉及高速存储器装置中的并行到串行转换。

背景技术

本节希望向读者介绍可能与下文描述和/或主张的本发明各个方面有关的技术的各个方面。相信此论述有助于向读者提供背景信息，以便于更好地理解本发明的各个方面。因此应理解，这些陈述应在此方面理解，而不是对现有技术的承认。

例如同步动态随机存取存储器(SDRAM)装置的半导体存储器装置广泛用于计算机和电子系统中。SDRAM装置通常包含存储器阵列，其包括每一者均经配置以存储数据的大量存储器单元。在存储器读取操作期间，来自存储器单元的数据经存取并输出到数据缓冲区(DQPAD)以供外部装置处理和使用。SDRAM的操作通常是基于共用的时钟信号。

如将了解，存在许多不同类型的SDRAM装置。早一代SDRAM装置通常经配置以便可存取来自存储器单元的数据且可在每个时钟循环中将一个数据位输出到DQPAD。对较高处理速度的需要导致双数据速率(DDR)SDRAM装置的发展。DDR SDRAM装置通常允许在每个时钟循环中存取两个数据位并将其输出到DQPAD。为了实现此操作，DDR SDRAM装置通常在时钟信号的每个上升沿和每个下降沿将数据计时输出到DQPAD。DDR SDRAM通常允许以在200到550MHz范围内的时钟速率从存储器装置传送数据。

下一代SDRAM包含DDR2 SDRAM。DDR2优于DDR SDRAM的优点是其由于改进的电接口而在甚至更高的时钟速度下运行的能力。通过100MHz的时钟频率，SDRAM将在时钟脉冲的每个上升沿传送数据，因此实现有效的100MHz传送速率。类似于DDR，DDR2将在时钟的每个上升沿和下降沿传送数据，从而以相同时钟频率实现200MHz的有效速率。通过以存储器时钟的两倍的速度运行的改进的电接口、电路小片上的端接、预取缓冲器以及芯片外驱动器进一步提升DDR2的时钟频率。因此，DDR2装置具有在500-667MHz范围内的数据传送速率。通过开发下一代SDRAM以便于800-1067MHz(DDR3)范围内的数据传送速率，存储器装置内的内部数据传送变得越来越难以管理。

为了促进一直增加的处理速度，常常将数据分到存储器装置内的并行数据总线上，以便可利用同时的处理。尽管同时性的确改进了存取和处理速度，但最终并行数据被串行化以便以串行方式管线输送输出数据。由于存储器装置的一直增加的传送速率，用于串行管线输送从存储器装置输出的数据的并行到串行转换变得越来越具挑战性。

本发明可处理以上陈述的问题中的一个或一个以上问题。

发明内容

无

附图说明

在阅读以下具体实施方式并参看图式之后将明了本发明的上述和其它优点，附图中：

图1说明可并入本发明实施例的示范性的基于处理器的装置的框图；

图2说明可在图1的基于处理器的装置中使用的示范性存储器装置的框图；

图3说明根据本发明实施例的示范性并行到串行转换器的框图；

图4是可在根据本发明实施例的并行到串行转换器中采用的切换器的示意图；

图5是可在根据本发明实施例的并行到串行转换器的最后一级中采用的切换元件的示意图；

图6是经配置以控制在根据本发明实施例的并行到串行转换器中采用的切换器的时钟产生器电路的示意图；

图7是根据本发明实施例的并行到串行转换器中的子数据管线的示意图；

图8是根据本发明实施例的用于控制图7的子数据管线的部分的指向器控制电路的示意图；以及

图9是说明根据本发明实施例的控制和数据信号的时序图。

具体实施方式

下文将描述本发明的一个或一个以上特定实施例。为了提供对这些实施例的简明描述，在说明书中可能没有描述实际实施方案的所有特征。应了解在任何此实际实施方案的开发中，与在任何工程或设计项目中一样，进行许多实施方案特定的决策以实现开发者的特定目标，例如对与系统有关和与商业有关的约束的符合，这可能在实施方案之间有变化。而且应了解，此开发努力可能复杂且耗时，但对于得益于本发明的所属领域的技术人员来说仍然将是设计、制作和制造的例行任务。