[发明专利]研磨剂、被研磨面的研磨方法及半导体集成电路装置的制造方法

说明书

技术领域

本发明涉及半导体集成电路装置的制造工序中所用的研磨技术，更具体涉及适合于作为绝缘性阻挡层、止蚀(etching stopper)层、防反射层等的构成材料的SiC的研磨的化学机械研磨用研磨剂、被研磨面的研磨方法及使用其的半导体集成电路装置的制造方法。

背景技术

近年来，随着半导体集成电路的高集成化·高功能化，需要开发用于精细化·高密度化的精细加工技术。半导体器件制造工序、特别是多层配线的形成工序中，层间绝缘膜和埋线的平坦化技术是很重要的。即，随着配线因半导体制造工艺的精细化·高密度化而多层化，各层中的表面的凹凸容易变大，容易产生其高度差超出光刻的焦点深度等问题。为了防止该问题，多层配线形成工序中的高度平坦化技术变得重要。

作为配线材料，由于电阻率比以往所使用的铝合金低且电迁移耐受性良好，因此着眼于铜。铜的氯化物气体的蒸气压低，通过一直以来所使用的反应性离子刻蚀法(RIE：Reactive Ion Etching)难以加工成配线形状，因此配线的形成使用镶嵌法(Damascene)。

该方法是，在绝缘层形成配线用的沟图案或导通孔等凹部，再形成导电性阻挡层后，通过溅射法或镀覆法等将铜成膜而埋入沟部，然后通过化学机械研磨法(Chemical Mechanical Polishing：以下称为CMP)除去多余的铜和导电性阻挡层至露出除凹部以外的绝缘层表面，将表面平坦化，形成金属埋线的方法。近年来，这样同时形成铜埋入凹部而成的铜配线和导通孔部的双镶嵌法(DualDamascene)成为主流。

另一方面，ULSI(超大规模集成电路：Ultra-Large Scale Integration)中，推动被称为线的水平连接和被称为触点(与基板的连接)或导通孔(各层配线间的连接)的垂直连接的技术的多级连接技术不断进步。

近年来，特别是为了应对集成电路的高速化，电阻率低的配线材料与介电常数低的绝缘层材料的组合受到关注，对介电常数降低的要求也涉及绝缘性阻挡层、止蚀层、防反射层等。但是，一直以来作为构成绝缘性阻挡层、止蚀层、防反射层等的代表性材料所使用的SiN_x的介电常数大到7左右，使用它就违背了集成电路的绝缘层整体的介电常数降低要求，是不理想的。另一方面，对于SiC，通过改善其制造方法，已知有介电常数4左右的材料，符合低介电常数化的要求。

因此，基于双镶嵌法的半导体集成电路的制造方法中，也研究了将介电常数低的SiC用于止蚀层或绝缘性阻挡层、防反射层等的用途的实例(例如参照专利文献1)。由此，SiC作为一个ULSI结构中需要数层的重要材料的重要性不断提高。

通过双镶嵌法同时形成铜埋入基板的凹部而成的铜配线和导通孔部的情况下，通常需要2阶段的研磨。首先，通过第1研磨工序，除去金属配线层的多余部分。接着，通过第2研磨工序，除去导电性阻挡层的多余部分。在这里，导电性阻挡层一般采用钽或氮化钽等。图1中表示形成了以不同的线宽和配线密度构成的线的理想的研磨后的导电性阻挡层3和金属配线层4被埋设于形成在Si基板1上的绝缘层2中的状态。

这样的平坦化中，如果实际使用研磨剂进行CMP，则产生铜的埋线的凹陷(dishing)和侵蚀(erosion)，不一定变得平坦。其实际的截面形状示于图2。在这里，凹陷5是指金属配线层4被过度研磨而中央部凹陷的状态，容易在宽度大的配线部发生。侵蚀是指容易在配线部密集，绝缘层的宽度变窄的部位发生，与没有配线图案的绝缘层部分(整体部)相比，配线部的绝缘层2被过度研磨，绝缘层2局部变薄的现象。即，表示产生与整体部的研磨部分7相比被进一步研磨而成的侵蚀6。另外，编号8表示研磨前的基准面。

在这样因凹陷和侵蚀而无法确保平坦性的状态下，如果在其上继续层叠，则随着配线的多层化，各层中的表面的凹凸容易变大，容易产生其高度差超出光刻的焦点深度等问题。为了防止该问题，多层配线形成工序中的高度平坦化技术变得重要。

作为该高度平坦化技术，可以例举通过第2研磨工序以高速研磨除去多余的导电性阻挡层后，在削切露出的绝缘层的同时，金属配线层以适度的研磨速度研磨，高度地平坦化的方法。但是，如果为了消除所产生的大高度差而试图仅在第2研磨工序中通过削切绝缘层来应对，则绝缘层的削切量变大，与此同时削切的铜配线的量也变大。这意味着配线的实质上的损耗，导致配线电阻的增大。