[发明专利]用于测试数字信号定时的选通技术

说明书

相关申请的交叉引用

本申请要求美国实用专利申请第11/234,542、11/234,599和11/234,814号的优先权权益，所述申请都是在2005年9月23日被提交，其内容通过引用而整体被包含在此。

技术领域

本发明一般地涉及半导体芯片的自动测试，具体上涉及自动测试设备的时钟控制。

背景技术

自动测试设备(ATE)普遍地用于在半导体芯片和集成电路的制造期间测试它们。通常通过下述方式来进行功能测试：通过配置ATE以向被测部件(DUT)上的多个连接点应用电信号，同时测量在特定连接点的DUT的输出响应。

当评估DUT的性能时，ATE通常确定在所应用的输入信号和所测量的输出信号之间的相对定时。经常要求测试系统时钟的很精确的定时以保证收集适当的数据，特别是当评估DUT对于高速信号的响应时。

经常期望相对于其本身的系统时钟而测试DUT的性能。因此，ATE可以通常被配置来测量在相对于DUT的内部时钟的时间的输出。但是，在高数据传输率和时钟速度下，相对于DUT的系统时钟的测量可能是不准确的，因为信号摆动和抖动严重地影响测量结果。

现在许多集成电路(IC)包括具有伴随数据的同步时钟的总线。在不占用有价值的测试系统硬件通道的情况下访问DUT的同步内部时钟是不切实际的。迄今，使用测试系统时钟来测试在具有同步时钟的总线上的数据也是有问题的，因为在总线上的数据可能相对于测试系统时钟具有很高的不稳定性。

发明内容

本发明的实施例可以允许测试系统使用测试系统时钟测试同步总线的定时，以模拟被测部件的同步时钟。在一示例性实施例中，通过将边缘产生器路由到一系列具有递增的延迟值的延迟器而产生一组紧密相间的选通脉冲。将数据信号或者时钟信号应用到一组并行锁存器的每个的输入，所述并行锁存器通过该紧密相间的选通脉冲进行计时。该组并行锁存器由此捕获数据信号或者时钟信号的单脉冲系列的紧密相间的采样。编码器将所述单脉冲系列的采样转换为用于表示采样信号的边缘时间和极性的字。如果所述采样信号是数据信号，则字被存储在RAM中。如果该采样信号是时钟信号，则将所述字路由到时钟总线，并且用于寻址所述RAM。在时钟边缘时间和数据边缘时间之间的差被提供，并且可以将此差值与期望值相比较。

在一示例性实施例中，本发明提供了一种用于通过向被测装置的数据信号应用选通而测试同步总线的定时的方法。所述选通包括多个脉冲。所述数据信号在所述选通的每个选通脉冲时的状态被存储。所述选通也被应用到被测装置的时钟信号。将所存储的数据信号的状态与在每个选通脉冲时的时钟信号的状态相比较。在所述示例性实施例中，所述选通脉冲均匀和等距地间隔。

本发明的一特定实施例在与所述时钟信号发生状态改变的选通脉冲的时读取所存储的数据信号的状态。所述数据信号的状态改变和所述时钟信号的状态改变之间的延迟可以通过计数其间的选通脉冲而确定。

可以通过下述方式来产生选通：使用传统的边缘产生器产生第一脉冲，向包括多个延迟元件的延迟电路应用所述第一脉冲，并且在每个延迟元件之间提供连接以接收所述第一脉冲的依序延迟的拷贝。所述延迟电路可以通过延迟锁定环路控制，其中，所述延迟元件包括可调谐来校正延迟线误差的可控求和元件。

在一示例性实施例中，通过向多个锁存器的对应的一个锁存器应用作为锁存器时钟信号的每个选通脉冲，可以向数据或者时钟信号应用所述选通。所述数据或者时钟信号被应用到每个锁存器的输入，而所述数据或者时钟信号的状态被接收作为每个锁存器的输出。

通过并行地接收数据信号状态的选通采样作为一系列采样，并且将所述选通采样编码成为标识状态改变的时间和极性的数字字，可以执行数据信号的存储，在一示例性实施例中，该编码步骤产生6位字，其5个位标识状态改变的时间，一个位标识状态改变的极性。

在一示例性实施例中，通过多路分用数字字以减少所述字的数据传送率，执行数字字的发送。例如，在一特定实施例中，以每秒2千兆字节发送的6位字以1/8路分用为每秒250兆字节来发送48位的字。所述48位字表示8个5位的字和它们的对应的8个极性位，所述5位字表示边缘时间。所述多路分用的字然后以较低的传送率被存储在随机存取存储器中。在所述示例性实施例中，表示边缘时间和采样数据信号极性的字被存储在95 x 40随机存取存储器中。