[发明专利]用于恢复数字信号中的时钟的选通技术

说明书

相关申请的交叉引用

本申请要求美国实用专利申请第11/234,599、11/234,814和 11/234,542号的优先权权益，所述申请都是在2005年9月23日被提交， 其内容通过引用而整体被包含在此。

技术领域

本发明一般地涉及半导体芯片的自动测试，具体上涉及数字装置 的时钟控制。

背景技术

自动测试设备(ATE)普遍地用于在半导体芯片和集成电路的制 造期间测试它们。通常通过下述方式来进行功能测试：通过配置ATE 以向被测装置(DUT)上的多个连接点应用电信号，同时测量在特定 连接点的DUT的输出响应。

当评估DUT的性能时，ATE通常确定在所应用的输入信号和所测 量的输出信号之间的相对定时。经常要求测试系统时钟的很精确的定 时以保证收集适当的数据，特别是当评估DUT对于高速信号的响应时。

经常期望相对于其本身的系统时钟而测试DUT的性能。因此，ATE 可以通常被配置来测量在相对于DUT的内部时钟的时间的输出。但是， 在高的数据率和时钟速度下，相对于DUT的系统时钟的测量值可能是 不准确的，因为信号摆动和抖动严重地影响测量结果。

现在许多集成电路(IC)包括具有伴随数据的同步时钟的总线。 在不占用有价值的测试系统硬件通道的情况下访问DUT的同步内部时 钟是不切实际的。迄今，使用测试系统时钟来测试在具有同步时钟的 总线上的数据也是有问题的，因为总线上的数据可能相对于测试系统 时钟具有很高的不稳定性。

在下述申请中描述了一种方法和装置，所述方法和装置使用测试 系统时钟来模拟所述DUT时钟，以用于与DUT数据信号相比较，而不 受到通常与所述系统时钟的使用相关联的过量摆动和抖动的影响，所 述申请是：申请人的共同待审的美国专利申请第11/234,542号，所述申 请于2005年9月23日提交，名称为“用于测试数字信号定时的选通技 术”，2005年9月23日提交，代理案卷号1954-US(4057/81) 077311-0104，其通过引用被包含在此。

在具有嵌入在数字信号中的时钟信息的系统中，经常期望恢复所 述时钟信息以用于测试目的。例如在ATE的领域中，经常期望恢复嵌入 在从DUT接收的数字信号中的时钟信息。迄今，通常通过使用基于锁 相环路PLL的时钟恢复电路来从数字信号恢复时钟信息。基于PLL的时 钟恢复电路不利地限于在特定的预设带宽中使用。

发明内容

本发明的实施例恢复嵌入在诸如数据信号的数字信号中的时钟信 息。在一示例性实施例中，通过将边缘产生器路由到具有递增的延迟 值的一系列延迟器而产生一组选通脉冲。数字信号被应用到通过所述 选通脉冲进行时钟控制的一组并行锁存器的每一个的输入。所述的该 组并行锁存器由此在递增的延迟时间捕获所述数据信号的单脉冲系列 采样。

在所述示例性实施例中，编码器将所述单脉冲系列的采样转换为 表示所述采样信号的边缘时间和极性的字。表示边缘时间的字可以被 存储在存储器中。累加器在多个(N个)采样上收集平均边缘时间。在 所述累加器中使用的值N设置了对于平均数据的采样数量，由此设置本 发明的示例性实施例的有效带宽。使用例如可以存储在寄存器中的固 定去偏移(de-skew)值来调整所述平均边缘时间。结果产生的调整的 时间表示恢复的时钟时间，所述恢复的时钟时间然后被用作指向存储 器的指针。在所恢复的时钟时间和存储在由所恢复的时钟指向的地址 的数据边缘时间之间的差可以被确定，并将所述差与期望值相比较。

在一示例性实施例中，本发明提供了一种用于通过下述方式从数 字信号提取时钟信号的方法：向所述数字信号应用选通，在所述选通 的每个选通脉冲时存储所述数字信号的状态，将所存储的状态编码为 标识所述数字信号中的状态改变的边缘时间的数字字，并且确定在所 述数字字的预定数量的采样上的平均边缘时间。例如所述数字信号可 以是被测装置的数据信号。在一特定实施例中，所述数字字可以被存 储在存储器位置，而所述平均边缘时间可以被用作指向所述存储器位 置的指针。