[发明专利]双栅极非易失性存储器及其制造方法

说明书

技术领域

本发明涉及双栅级非易失性存储器。

同时本发明还涉及该存储器的制造方法。

背景技术

出于缩放的原因，在65nm及以下设计规则器件中使用平面MOSFET结构由于所谓的短沟道效应而变得越来越复杂。

应用finFET结构可以获得器件的性能的提高。在finFET中，绝缘层(相对较窄)顶部上，在源区和漏区之间产生硅线(鳍)作为沟道。然后，产生穿过鳍的线形控制栅极。通过一个薄栅氧化膜与鳍隔离的所述控制栅极围绕(在截面上)在所述鳍的侧壁和顶部外面，以从鳍沟道上的栅极获得相对较大的场效应。

对于闪速存储器，US6,768,158中已经公开了一种如上所述的finFET结构的应用。电荷俘获层定位于控制栅极和鳍材料之间。此时，电荷俘获层沿着所述鳍的侧壁和顶部与鳍的轮廓一致。电荷俘获层叠层包括多晶硅浮置栅极或者二氧化硅-氮化硅-二氧化硅叠层以俘获电荷。在控制栅极的控制下，载流子可以从沟道输送到电荷俘获层从而在闪速存储器单元中写入(编入)数据。电荷输送的这种机制取决于电荷俘获叠层的种类：对于多晶硅浮置栅极输送，电荷输送机制为热载流子注入或直接隧穿；对于氮化硅层，其机制为载流子直接隧穿。

同时，反向操作以从电荷俘获层擦除数据(电荷)是可行的。另外，感测或读取操作可行，用于检测电荷是否被存储在电荷俘获层。所述非易失性存储元件的结构具有以下缺点：在电荷俘获叠层上的数据保持也就是电荷保持受到感测传感电荷(读取存储数据)的上述方法的不利影响。在US6,768,158的finFET中，感测电荷是通过于用于存储电荷的相同控制栅极完成的。通过于阈值电压进行比较，可以确定存储了什么数据(如比特值0或1)。不利地，该感测操作包含控制栅极的偏置，这将刺激已存储的电荷从电荷俘获层泄露出去。

发明内容

本发明旨在提供一种双栅极非易失性存储器，其中强烈地减小了由于感测导致的数据保持性。

本发明涉及一种位于衬底层上的非易失性存储器，该衬底层包括半导体源区和漏区、半导体沟道区、电荷存储叠层和控制栅极；

沟道区呈鳍状，具有两个侧壁部分和顶部区，并且在所述源区和所述漏区之间延伸；

电荷存储叠层位于所述源区和所述漏区之间，并且在鳍状沟道区上方延伸，并与所述鳍状沟道区的长度方向实质上垂直；

控制栅极与电荷存储叠层接触，其中：

将存取栅极设置为与一个侧壁部分相邻，并由间层栅氧化层分离，以及

电荷存储叠层与鳍状沟道区在另一个侧壁上接触，并通过间层栅氧化层与沟道隔离。

有利地，通过在鳍一侧上设置存取栅极，另一侧上设置控制栅极，可以将感测功能与编程功能分离。这样，去除了在感测器件将电荷俘获层暴露到偏置电压，显著地增强了数据保持。

本发明涉及一种位于衬底层上的非易失性存储器的制造方法，所述方法包括：

形成半导体源区和漏区；

形成半导体沟道区，所述沟道区呈鳍状，具有两个侧壁部分和顶部区，并且在所述源区和所述漏区之间延伸；

形成栅氧化层，覆盖鳍的侧壁和顶部；

形成电荷存储叠层，该叠层位于所述源区和所述漏区之间，并且在鳍状沟道区上方延伸，并与所述鳍状沟道区的长度方向实质上垂直；以及

形成控制栅极，该控制栅极与所述电荷存储叠层接触，

其中所述方法还包括：

形成与一个侧壁部分相邻、并且由间层栅氧化物分离的存取栅极；以及

形成与另一个侧壁相邻的电荷存储叠层，用于与另一个侧壁部分上的鳍状沟道接触，所述电荷存储叠层通过间层栅氧化层与沟道分离。

附图说明

为了说明本发明，下面将描述本发明的器件和方法的优选实施例。本领域的普通技术人员应该理解本发明其他可选择或等效实施例可以在不背离本发明真实意图的前提下设计实施，发明范围仅限于所附权利要求书。

图1示出了finFET结构布局的透视图；

图2示出了图1的finFET结构的第一截面图；

图3示出了根据本发明的finFET结构的示意性截面图；

图4示出了根据本发明的finFET结构的示意性截面图；

图5示出了根据本发明第一的finFET结构的第一实施例的示意性截面图；以及

图6示出了根据本发明的finFET结构的第二实施例的示意性截面图。

具体实施方式

图1示出了finFET结构布局的透视图。