[发明专利]薄膜元件的制造方法

说明书

技术领域

本发明涉及一种制造薄膜元件的方法。

背景技术

在此类方法中，人们频繁使用一种支撑体作为施体(donor)结构：一部分施体结构(通常是一表面层)例如借助层的转移被用作目标结构的元件。

我们尤其为制造一种绝缘体上锗(GeOI)结构时涉及到这种解决方案，正如F.Letertre等人在2004材料研究协会，Mat.Res.Soc.Symp.Proc.Vol.809中的论文“smart cut^TM技术实现的绝缘体上锗(GeOI)结构(Germanium-On-Insulator(GeOI)structure realizedby the smart cut^TM Technology)”中和C.Deguet等人在ECS 2005，魁北克，2005-05卷，第78页的“使用smart cut^TM技术由外延生成晶片实现的200mm绝缘体上锗(GeOI)结构(200mmGernanium-On-insulator(GeOI)Structures realized from epitaxialwafers using the smart cut^TM technology)”所述。

这些论文建议两种可替换的解决方案以转移锗薄膜，其形成GeOI结构的表面层：我们用作施体衬底的是体锗(有时被命名为“GeBulk”)的衬底(或英文的Wafer)，或者是硅衬底，在其上面外延沉积一层锗层，其中的至少一部分将被转移。

使用体锗的解决方案因为被转移材料的良好结晶品质尤其在电路方面有优势(体锗的位错率接近零)，但体锗的制造相对复杂，尤其是因为此材料单位质量的高密度，以及其机械脆性。

这就是为何人们目前主要着手在实际中把提及的硅上外延沉积的基于锗的结构用作施体衬底。

然而，施行所引用文章中建议的该解决方案可得到锗层，其位错率约几个10⁶cm^-2，主要是锗在硅上外延的阶段由于这两种材料的晶体点阵之间的晶格参数不同(Δ＝4.2％)而产生。

通常情况下，有意义的是因此把由第一种材料通过外延沉积在第二种材料上形成的结构用作施体衬底(例如以便利用电学特性，或者更通常地是物理特性，或者是机械特性)。若这两种材料具有不同的晶格参数，然而在无特别预防措施时此类解决方案在第一种材料层中导致相对较高的位错率，这会降低该层的电学特性和/或物理特性。

发明内容

为了改善这一事实情况，并且特别是为了提供一种薄膜元件的制造方法，它可将施体衬底的制作便捷和由其所施予的层中的低位错率结合在一起，本发明提供一种薄膜元件的制造方法，其特征在于以下步骤：

-在由不同于第一种材料的第二种材料形成的支撑体的结晶层上外延生长第一种材料结晶层，所述第一种材料层具有一定厚度使其晶格参数由支撑体的结晶层的晶格参数决定(并因此通常与之相对应)；

-在所述第一种材料层的与支撑体相反的一面形成介电层以形成一个施体结构；

-将施体结构与一个受体衬底进行组装；

-去除所述支撑体。

因此在第一种材料层中得到非常少的位错。可按照这两种材料各自的特性单独选择它们，只要该选择不损害外延层的结晶质量。

根据一可能的实施例，我们在介电层形成前，执行第三种材料层在所述的第一种材料层上的外延生长步骤，第三种材料层的材料和厚度被选择使得第三种材料的晶格参数由支撑体的结晶层晶格参数决定。

第一种材料层因此被包封，且因此被保护在第二种和第三种材料的层之间。此外，各层都是高品质的，因为晶格参数在该结构的这部分中是均匀的。

第三种材料例如是硅。

我们因此在必要时可在去除支撑体的步骤之后进行以下步骤：

-局部蚀刻第一种材料结晶层直到第三种材料层；

-第三种材料在因蚀刻而暴露的第三种材料层区域上外延生长。

我们因此在表面得到第一种材料区域和第三种材料区域，都具有高结晶品质。每一区域因此可根据其固有的特性被用于特定的目的。

介电层的形成步骤可包括第三种材料外延生长层的至少一部分的氧化步骤，以便得到所述的介电层。

这一解决方案特别实用并产生一个品质特别好的氧化物层。此外它突出了上述第三种材料层的外延生长步骤的益处。

可能的变化情况是，此结构的介电层的形成步骤包括沉积介电层的步骤。

介电层例如是氧化物层。